KR19990061026A - Repair circuit - Google Patents
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Abstract
본 발명은 동일 퓨즈 박스로 로오와 컬럼을 모두 리페어함으로써 퓨즈 박스의 수를 줄여 칩 사이즈를 대폭적으로 줄일 수 있도록 한 리페어 회로를 제공하기 위한 것이다.The present invention is to provide a repair circuit that can reduce the number of fuse boxes to significantly reduce the chip size by repairing both the row and the column in the same fuse box.
이를 위해 본 발명은, 로오 어드레스 스트로브신호 및 컬럼 어드레스 스트로브신호의 입력여부에 따라 어드레스 라인의 프리차지를 결정하는 디코딩부와, 상기 로오 어드레스 스트로브신호/컬럼 어드레스 스트로브신호의 입력에 따라 상기 어드레스 라인상의 전류를 접지측으로 패스시키는 전류패스부와, 상기 전류패스부와 접지단 사이에 설치되어 해당 어드레스에 대한 결함여부에 따라 상기 어드레스 라인의 전위를 전이시키는 퓨즈 박스 및, 상기 어드레스 라인의 전위 및 상기 로오 어드레스 스트로브신호/컬럼 어드레스 스트로브신호의 입력에 따라 리페어결과를 해당하는 로오 패스측 또는 컬럼 패스측으로 전달하는 리페어신호 전달부를 구비함으로써, 종래에 비해 퓨즈 박스의 수를 대폭적으로 줄일 수 있을 뿐만 아니라 이로 인해 칩 사이즈를 줄이게 된다.To this end, the present invention, the decoding unit for determining the precharge of the address line in accordance with the input of the row address strobe signal and the column address strobe signal, and on the address line in accordance with the input of the row address strobe signal / column address strobe signal A current path section for passing a current to the ground side, a fuse box disposed between the current path section and a ground terminal to transfer a potential of the address line according to whether or not a corresponding address is defective, a potential of the address line and the row According to the input of the address strobe signal / column address strobe signal, the repair signal transmission unit that delivers the repair result to the corresponding low pass side or column pass side can significantly reduce the number of fuse boxes as compared with the related art. Chip size It is reduced.
Description
본 발명은 리페어 회로에 관한 것으로, 보다 상세하게는 동일 퓨즈 박스로 로오와 컬럼을 리페어하도록 된 리페어 회로에 관한 것이다.The present invention relates to a repair circuit, and more particularly, to a repair circuit adapted to repair a row and a column with the same fuse box.
일반적으로, 디램(DRAM)을 구성하고 있는 수많은 미세 셀(Cell)중에서 어느 한개라도 결함이 발생하게 되면 그 디램은 제기능을 수행할 수 없게 된다. 따라서, 이 경우 미리 디램내에 설치해 둔 예비 메모리 셀을 이용하여 불량 셀을 대체시킴으로써 양품율(Yield)을 높이는 리던던시 방식을 채용하고 있다.In general, when any one of a large number of fine cells constituting a DRAM occurs, the DRAM may not function properly. Therefore, in this case, a redundancy scheme is adopted in which the yield rate is increased by replacing defective cells by using spare memory cells installed in the DRAM in advance.
특히, 이러한 리던던시 방식의 경우 메모리의 리던던시 셀(Redundancy Cell)은 서브-어레이 블럭별로 설치해 두는데, 예를 들어 16 메가 디램의 경우 256K 셀 어레이마다 예비 로오 및 컬럼을 미리 설치해 두어 결함(Fail)이 발생하여 불량으로 된 메모리 셀을 로오(Row)/컬럼(Column) 단위로 하여 예비 메모리 셀(즉, 리던던시 셀)로 치환하는 방식이 주로 사용된다.In particular, the redundancy cell of the memory is installed in each sub-array block. For example, in case of 16 mega DRAM, spare rows and columns are pre-installed for every 256K cell array. A method of replacing a memory cell that has occurred and becomes defective with a spare memory cell (that is, a redundancy cell) on a row / column basis is mainly used.
도 1a는 종래 로오 리페어 회로의 일예로서, 어드레스 라인(AL)에 MOS소자(N1∼N4)를 매개로 접지에 연결된 복수의 퓨즈(f)를 갖춘 퓨즈 박스(10)와, 외부에서 입력되는 글로벌 어드레스(Global Address; GA)에 대하여 로오 어드레스 스트로브 신호(RAS)에 의해 로오 어드레스로 인식된 신호(XA)를 이용하여 퓨즈 박스(10)를 제어하는 MOS소자(P1) 및, 그 어드레스 라인(AL)의 상태에 따라 로오 패스(row path)측으로 리페어 상태를 알리는 MOS소자(N5)를 구비하게 된다.FIG. 1A illustrates an example of a conventional low repair circuit, which includes a fuse box 10 having a plurality of fuses f connected to ground through MOS devices N1 to N4 on an address line AL, and a globally inputted external device. The MOS element P1 for controlling the fuse box 10 using the signal XA recognized as the row address by the row address strobe signal RAS with respect to the global address GA, and the address line AL. MOS device N5 for informing the repair state to the row path side according to the state of?).
이와 같이 구성된 로오 리페어 회로의 동작을 설명하면, 우선 어드레스 라인(AL)은 MOS소자(P1)에 의해 프리차지되어 있다가 로오 어드레스(XA0_0∼ XAn_1중의 어느 하나)가 입력되면 해당 어드레스에 대한 퓨즈(f)의 상태에 따라 그 어드레스 라인(AL)은 로우(L)와 하이(H)값을 가지게 되고, 이에 따라 그 어드레스 라인(AL)의 신호는 그 어드레스 라인(AL)에 게이트가 접속된 MOS소자(N5)에 의해 인버터(IV1)를 거쳐 로오 패스쪽으로 전달된다.Referring to the operation of the row repair circuit configured as described above, first, the address line AL is precharged by the MOS device P1, and when a row address (any one of XA0_0 to XAn_1) is input, a fuse for the corresponding address ( According to the state of f), the address line AL has a low L and a high H value, and thus the signal of the address line AL is a MOS whose gate is connected to the address line AL. The device N5 is transferred to the lower pass via the inverter IV1.
도 1b는 종래 컬럼 리페어 회로의 일예로서, 도 1a와 차이나는 점은 로오 어드레스(XA)가 아닌 컬럼 어드레스(YA)가 입력된다는 것이 차이나고, 그 동작은 상술한 로오 리페어 회로와 동일하다.FIG. 1B is an example of a conventional column repair circuit. The difference from FIG. 1A is that the column address YA is input, not the row address XA. The operation is the same as that of the above-described row repair circuit.
이와 같이 종래에는 로오 어드레스와 컬럼 어드레스에 대하여 각각의 퓨즈 박스를 사용하게 되는데, 이는 외부에서 입력되는 글로벌 어드레스를 로오 어드레스 스트로브 신호에 의해 로오 어드레스로 인식된 신호와 컬럼 어드레스 스트로브 신호에 의해 컬럼 어드레스로 인식된 신호로 퓨즈 박스를 제어함으로, 각각 별개의 퓨즈 박스를 사용할 수 밖에 없었다.As described above, each fuse box is used for a row address and a column address. This means that a global address input from an external address is converted into a row address by a row address strobe signal and a signal recognized as a row address by a row address strobe signal. By controlling the fuse box with the recognized signal, each had to use a separate fuse box.
따라서 본 발명은 상술한 종래의 문제점을 해결하기 위해 이루어진 것으로, 동일 퓨즈 박스로 로오와 컬럼을 모두 리페어함으로써 퓨즈 박스의 수를 줄여 칩 사이즈를 대폭적으로 줄일 수 있도록 한 리페어 회로를 제공함에 그 목적이 있다.Accordingly, an object of the present invention is to provide a repair circuit capable of significantly reducing chip size by reducing the number of fuse boxes by repairing both rows and columns with the same fuse box. have.
상기한 목적을 달성하기 위해 본 발명의 바람직한 실시예에 따르면, 로오 어드레스 스트로브신호 및 컬럼 어드레스 스트로브신호의 입력여부에 따라 어드레스 라인의 프리차지를 결정하는 디코딩부와, 상기 로오 어드레스 스트로브신호/컬럼 어드레스 스트로브신호의 입력에 따라 상기 어드레스 라인상의 전류를 접지측으로 패스시키는 전류패스부와, 상기 전류패스부와 접지단 사이에 설치되어 해당 어드레스에 대한 결함여부에 따라 상기 어드레스 라인의 전위를 전이시키는 퓨즈 박스 및, 상기 어드레스 라인의 전위 및 상기 로오 어드레스 스트로브신호/컬럼 어드레스 스트로브신호의 입력에 따라 리페어결과를 해당하는 로오 패스측 또는 컬럼 패스측으로 전달하는 리페어신호 전달부를 구비한 리페어 회로가 제공된다.According to a preferred embodiment of the present invention to achieve the above object, a decoding unit for determining the precharge of the address line according to whether the input of the row address strobe signal and the column address strobe signal, and the row address strobe signal / column address A fuse box provided between the current path part and the ground terminal to pass the current on the address line to the ground side according to the input of the strobe signal, and a fuse box which transfers the potential of the address line according to whether or not the address is defective; And a repair signal transfer unit for transferring a repair result to a corresponding row path side or column path side according to the potential of the address line and the input of the row address strobe signal / column address strobe signal.
도 1a는 종래 로오 리페어 회로의 일예를 나타내 도면,1A is a view showing an example of a conventional low repair circuit;
도 1b는 종래 컬럼 리페어 회로의 일예를 나타낸 도면,Figure 1b is a view showing an example of a conventional column repair circuit,
도 2는 본 발명의 실시예에 따른 리페어 회로의 구성을 나타낸 회로도이다.2 is a circuit diagram showing the configuration of a repair circuit according to an embodiment of the present invention.
도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings
20 : 디코딩부 30 : 전류패스부20: decoding section 30: current path section
40 : 퓨즈 박스 50 : 리페어신호 전달부40: fuse box 50: repair signal transmission unit
이하, 본 발명의 실시예에 대해 첨부된 도면을 참조하여 보다 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2는 본 발명의 실시예에 따른 어드레스 리페어 회로의 구성을 나타낸 회로도로서, 디코딩부(20)는 로오 어드레스 스트로브신호(RAS) 및 컬럼 어드레스 스트로브신호(CAS)의 입력여부에 따라 어드레스 라인(AL)의 프리차지(precharge)를 결정하는데, 이 디코딩부(20)는 로오 어드레스 스트로브신호(RAS) 및 컬럼 어드레스 스트로브신호(CAS)를 입력받아 논리연산하는 논리연산소자로서의 노어 게이트(20a; NOR gate)와, 상기 논리연산소자(20a)의 출력신호를 반전시키는 인버터(20b) 및, 상기 인버터(20b)의 출력신호에 따라 상기 어드레스 라인(AL)을 프리차지시키는 모스소자로서의 PMOS 트랜지스터(20c)로 구성된다.FIG. 2 is a circuit diagram illustrating a configuration of an address repair circuit according to an exemplary embodiment of the present invention. The decoding unit 20 may include an address line AL depending on whether a row address strobe signal RAS and a column address strobe signal CAS are input. The decode unit 20 receives a row address strobe signal RAS and a column address strobe signal CAS and performs a logic operation on the NOR gate 20a as a logic operation element. ), An inverter 20b for inverting the output signal of the logic operation element 20a, and a PMOS transistor 20c as a MOS element for precharging the address line AL according to the output signal of the inverter 20b. It consists of.
상기와 같이 구성된 디코딩부(20)는 로오 어드레스를 스트로브하는 구간 및 컬럼 어드레스를 스트로브하는 구간에서는 PMOS 트랜지스터(20c)가 턴오프되고, 그러하지 않는 구간에서는 상기 PMOS 트랜지스터(20c)를 턴온시켜 어드레스 라인(AL)을 프리차지시킨다.The decoding unit 20 configured as described above turns off the PMOS transistor 20c in the period of strobe row address and the strobe of the column address, and turns on the PMOS transistor 20c in the period of not staging the address line ( Precharge AL).
전류패스부(30)는 로오 어드레스 스트로브신호(RAS) 및 컬럼 어드레스 스트로브신호(CAS)를 모두 입력받을 수 있도록 구성되어 로오 어드레스 스트로브신호(RAS) 또는 컬럼 어드레스 스트로브신호(CAS)가 입력됨에 따라 상기 어드레스 라인(AL)상의 전류를 접지측으로 패스시키는데, 바람직하게는 해당 글로벌 어드레스(GA_0∼GA_n)마다 로오 어드레스 스트로브신호(RAS)의 입력에 따라 온/오프스위칭동작하는 제 1모스소자로서의 NMOS 트랜지스터(30a, 30c)와 상기 컬럼 어드레스 스트로브신호(CAS)의 입력에 따라 온/오프스위칭동작하는 제 2모스소자로서의 NMOS 트랜지스터(30b, 30d)가 상호 병렬접속(즉, 30a와 30b; 30c와 30d)된 구조를 취한다.The current path unit 30 is configured to receive both the row address strobe signal RAS and the column address strobe signal CAS, so that the row address strobe signal RAS or the column address strobe signal CAS is inputted. An NMOS transistor serving as a first MOS device which passes current on the address line AL to the ground side, preferably on / off switching operation in response to the input of the row address strobe signal RAS for each of the global addresses GA_0 to GA_n. 30a and 30c and NMOS transistors 30b and 30d serving as second MOS devices that are turned on / off switching in response to the input of the column address strobe signal CAS are connected in parallel (ie, 30a and 30b; 30c and 30d) Take the structure
퓨즈 박스(40)는 글로벌 어드레스(GA_0∼GA_n)의 입력에 따라 턴온되는 NMOS 트랜지스터(N6∼Nn)를 매개로 상기 전류패스부(30)와 접지단 사이에 설치되어 해당 어드레스에 대한 결함여부에 따라 상기 어드레스 라인(AL)의 전위를 천이시키는데, 이 퓨즈 박스(40)내의 퓨즈(f)는 상기 제 1모스소자와 제 2모스소자의 소오스에 각각 설치된다.The fuse box 40 is installed between the current path unit 30 and the ground terminal through the NMOS transistors N6 to Nn turned on in response to the input of the global addresses GA_0 to GA_n to determine whether there is a defect with the corresponding address. Accordingly, the potential of the address line AL is shifted, and the fuse f in the fuse box 40 is provided in the source of the first MOS element and the second MOS element, respectively.
리페어신호 전달부(50)는 상기 퓨즈 박스(40)내의 퓨즈(f)상태에 따른 상기 어드레스 라인(AL)의 전위 및 상기 로오 어드레스 스트로브신호(RAS)/컬럼 어드레스 스트로브신호(CAS)의 입력에 따라 리페어결과를 해당하는 로오 패스측 또는 컬럼 패스측으로 전달하는데, 이 리페어신호 전달부(50)는 상기 어드레스 라인(AL)의 전위에 따라 온/오프스위칭하는 모스소자로서의 NMOS 트랜지스터(50a)와, 상기 로오 어드레스 스트로브신호(RAS) 및 상기 모스소자(50a)의 온/오프결과에 따른 신호를 입력받아 논리연산하여 그 결과를 로오 패스(row path)측으로 전달하는 제 1논리연산소자로서의 낸드 게이트(50b) 및, 상기 컬럼 어드레스 스트로브신호(CAS) 및 상기 모스소자(50a)의 온/오프결과에 따른 신호를 입력받아 논리연산하여 그 결과를 컬럼 패스(column path)측으로 전달하는 제 2논리연산소자로서의 낸드 게이트(50c)로 구성된다.The repair signal transfer unit 50 is connected to the potential of the address line AL and the input of the row address strobe signal RAS / column address strobe signal CAS according to the fuse f state in the fuse box 40. Accordingly, the repair result is transmitted to the corresponding low pass side or column pass side, and the repair signal transfer unit 50 includes an NMOS transistor 50a as a MOS element that is switched on / off according to the potential of the address line AL, A NAND gate as a first logical operation device that receives a logic signal based on the on / off result of the row address strobe signal RAS and the MOS device 50a and transfers the result to a row path. 50b) and a logic operation for receiving the column address strobe signal (CAS) and the signal according to the on / off result of the MOS device 50a, and transferring the result to the column path side. 2 consists of a NAND gate (50c) as a logical operation element.
이어, 상기와 같이 구성된 본 발명의 실시예에 따른 어드레스 리페어 회로의 동작에 대해 설명하면 다음과 같다.Next, the operation of the address repair circuit according to the embodiment of the present invention configured as described above will be described.
먼저, NMOS 트랜지스터(N6∼Nn)는 글로벌 어드레스(GA_0∼GA_n)에 의해 로오 어드레스 든지 컬럼 어드레스든지에 상관없이 외부에서 들어오는 어드레스를 받아들여 턴온된다.First, the NMOS transistors N6 to Nn receive and turn on external addresses regardless of the row address or column address by the global addresses GA_0 to GA_n.
여기서, 로오 어드레스를 스트로브하는 신호(RAS)가 입력되었다고 설정하였을 경우, 프리차지되어 있던 어드레스 라인(AL)은 디코딩부(20)의 PMOS 트랜지스터(20c)가 턴오프됨에 따라 플로팅(floating)상태가 된다.Here, when the signal RAS for staging the row address is set to be input, the precharged address line AL has a floating state as the PMOS transistor 20c of the decoding unit 20 is turned off. do.
이때, 상기 로오 어드레스 스트로브신호(RAS)는 전류패스부(30)로도 입력되므로 제 1모스소자(30a, 30c)를 턴온시키게 되고, 그에 따라 상기 어드레스 라인(AL)은 그 각각의 제 1모스소자(30a, 30c)의 하단에 접속된 퓨즈(f)상태에 따라 로우(L)레벨 또는 하이(H)레벨을 갖게 된다. 즉, 퓨즈(f)가 끊어졌을 경우에는 상기 어드레 라인(AL)은 하이레벨을 계속 유지하게 되고, 끊어지지 않은 경우에는 하이레벨에서 로우레벨로 전이되어 로우레벨을 유지하게 된다.At this time, since the row address strobe signal RAS is also input to the current path unit 30, the first Morse elements 30a and 30c are turned on, and thus the address line AL has its respective first Morse element. It has a low (L) level or a high (H) level according to the fuse (f) state connected to the lower ends of (30a, 30c). That is, when the fuse f is blown, the address line AL continues to maintain a high level, and when the fuse f is not blown, the address line AL transitions from a high level to a low level to maintain a low level.
그리고, 컬럼 어드레스 스트로브신호(CAS)는 입력되지 않은 상태이므로 전류패스부(30)내의 제 2모스소자(30b, 30d)의 하단에 접속된 퓨즈(f)로는 전류가 흐르지 않는다.Since the column address strobe signal CAS is not inputted, current does not flow to the fuse f connected to the lower ends of the second MOS elements 30b and 30d in the current path unit 30.
따라서, 상기 로오 어드레스 스트로브신호(RAS)가 입력되는 순간에 로오 어드레스를 리페어한 결과가 어드레스 라인(AL)에 접속된 리페어신호 전달부(50)내의 NMOS 트랜지스터(50a)를 통해 낸드 게이트(50b, 50c)로 전달되는데, 그 두개의 낸드 게이트(50b, 50c)중에서 컬럼 어드레스 스트로브신호(CAS)를 입력받는 낸드 게이트(50c)는 컬럼 어드레스 스트로브신호(CAS)가 로우레벨이므로 무조건 하이레벨의 신호를 컬럼 패스측으로 전달하고, 로오 어드레스 스트로브신호(RAS)를 입력받는 낸드 게이트(50b)는 그 로오 어드레스 스트로브신호(RAS)가 하이레벨이므로 다른 입력단자로 입력되는 결과값을 반전시켜 로오 패스측으로 전달하게 된다.Therefore, the NAND gate 50b, through the NMOS transistor 50a in the repair signal transfer unit 50 connected to the address line AL, has a result of repairing the loo address at the moment when the loo address strobe signal RAS is input. The NAND gate 50c, which receives the column address strobe signal CAS among the two NAND gates 50b and 50c, receives a high level signal unconditionally since the column address strobe signal CAS is low level. The NAND gate 50b, which is transmitted to the column path side and receives the low address strobe signal RAS, has a high level of the low address strobe signal RAS. do.
한편, 컬럼 어드레스의 경우도 역시 상술한 바와 동일하게 컬럼 어드레스 스트로브신호(CAS)에 의해 PMOS 트랜지스터(20c)를 턴오프시켜 어드레스 라인(AL)을 플로팅시키고, 전류패스부(30)내의 제 2모스소자(30b, 30d)를 턴온시킴으로써 그 제 2모스소자(30b, 20d)하단에 설치된 퓨즈(f)를 이용하게 된다.In the case of the column address, the PMOS transistor 20c is turned off by the column address strobe signal CAS to float the address line AL in the same manner as described above. By turning on the elements 30b and 30d, the fuse f provided under the second MOS elements 30b and 20d is used.
따라서, 하나의 퓨즈 박스만으로 로오와 컬럼의 리페어를 행할 수 있다.Therefore, the row and column can be repaired with only one fuse box.
이상 설명한 바와 같은 본 발명에 의하면, 동일의 퓨즈 박스로 로오와 컬럼을 모두 리페어할 수 있으므로 종래에 비해 퓨즈 박스의 수를 대폭적으로 줄일 수 있을 뿐만 아니라 이로 인해 칩 사이즈를 줄이게 된다.According to the present invention as described above, since both the row and the column can be repaired with the same fuse box, the number of fuse boxes can be significantly reduced as compared with the related art, and thus the chip size can be reduced.
한편 본 발명은 상술한 실시예로만 한정되는 것이 아니라 본 발명의 요지를 벗어나지 않는 범위내에서 수정 및 변형하여 실시할 수 있다.On the other hand, the present invention is not limited only to the above-described embodiments, but may be modified and modified without departing from the scope of the present invention.
Claims (11)
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| KR1019970081280A KR100258900B1 (en) | 1997-12-31 | 1997-12-31 | Repair circuit |
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Cited By (2)
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|---|---|---|---|---|
| KR100327590B1 (en) * | 1999-10-20 | 2002-03-15 | 박종섭 | Fuse box for repairing memory device |
| KR100546103B1 (en) * | 1999-08-18 | 2006-01-24 | 주식회사 하이닉스반도체 | Roo Redundancy Circuit |
-
1997
- 1997-12-31 KR KR1019970081280A patent/KR100258900B1/en not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100546103B1 (en) * | 1999-08-18 | 2006-01-24 | 주식회사 하이닉스반도체 | Roo Redundancy Circuit |
| KR100327590B1 (en) * | 1999-10-20 | 2002-03-15 | 박종섭 | Fuse box for repairing memory device |
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Payment date: 20080222 Year of fee payment: 9 |
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