KR19990059185A

KR19990059185A - Method of forming interlayer dielectric film of semiconductor device

Info

Publication number: KR19990059185A
Application number: KR1019970079382A
Authority: KR
Inventors: 홍영기
Original assignee: 김영환; 현대전자산업 주식회사
Priority date: 1997-12-30
Filing date: 1997-12-30
Publication date: 1999-07-26

Abstract

SOG(Spin On Glass)막을 금속층간의 비아콘택이 이루어지는 금속층간절연막의 재료로 사용하는 경우 발생하는 문제점을 개선할 수 있는 반도체장치의 금속층간절연막 형성방법에 대해 개시한다. 본 발명은, 반도체기판의 상부에 형성된 하부금속층 상에 제1 PETEOS막을 형성하는 단계와; 상기 제1 PETEOS막 상에 FOX막을 형성하는 단계와; 상기 FOX막 상에 제2 PETEOS막을 형성하는 단계를 구비하는 반도체장치의 금속층간절연막 형성방법을 제공한다. 본 발명에 따르면, 종래의 SOG를 이용한 평탄화공정의 잔류물과 대기중의 산소와 결합하여 발생하는 문제를 제거할 수 있을 뿐 아니라, 금속층간절연막의 유전상수가 높기 때문에 종래기술에서 발생하는 비아 콘택저항의 불량을 방지할 수 있다.A method of forming a metal interlayer insulating film in a semiconductor device that can improve the problems caused when using a SOG (Spin On Glass) film as a material of a metal interlayer insulating film made of via contact between metal layers. The present invention includes forming a first PETEOS film on a lower metal layer formed on an upper portion of a semiconductor substrate; Forming a FOX film on the first PETEOS film; A method of forming a metal interlayer insulating film of a semiconductor device, comprising forming a second PETEOS film on the FOX film. According to the present invention, the via contact generated in the prior art because the dielectric constant of the interlayer dielectric film is not only eliminated, but also eliminates the problem caused by the combination of the residual in the conventional planarization process using SOG and oxygen in the atmosphere. Poor resistance can be prevented.

Description

Method of forming interlayer dielectric film of semiconductor device

본 발명은 반도체장치의 금속층간절연막 형성방법에 관한 것으로, 특히 SOG(Spin On Glass)막을 금속층간의 비아콘택이 이루어지는 금속층간절연막의 재료로 사용하는 경우 발생하는 문제점을 개선할 수 있는 반도체장치의 금속층간절연막 형성방법에 관한 것이다.The present invention relates to a method for forming a metal interlayer insulating film of a semiconductor device, and more particularly, to a semiconductor device capable of improving the problem caused when using a SOG (Spin On Glass) film as a material of a metal interlayer insulating film in which via contacts between metal layers are formed. A method for forming a metal interlayer insulating film.

반도체장치의 금속배선은 반도체 장치의 속도, 수율, 및 신뢰성에 큰 영향을 주기 때문에, 반도체장치의 금속배선 형성공정은 반도체장치 제조공정 중에 매우 중요한 위치를 차지하고 있다.Since the metal wiring of the semiconductor device greatly affects the speed, yield, and reliability of the semiconductor device, the metal wiring forming process of the semiconductor device occupies a very important position in the semiconductor device manufacturing process.

반도체장치는 일반적으로 다수의 회로소자들을 집적한 장치로서, 다수의 회로소자들을 보다 효과적으로 집적하기 위하여 다층구조가 점차 많이 사용되고 있다. 다층 구조를 갖는 반도체 장치는 다수의 회로소자를 서로 다른 층들에 형성된 구조를 일컫는 것으로서, 이들의 상호 연결을 위해 배선구조 역시 다층화된다. 다층 배선구조란 금속배선층과 금속층간절연막이 상호 교대로 반복되는 구조로서, 금속배선층에서의 단락이나 금속층간절연막의 불량에 기인하는 금속배선층간의 단선을 방지하는 것이 요구된다. 이와 같은 단락이나 단선은 반도체소자의 오동작을 유발하는 것으로, 주로 금속층간절연막의 평탄화 불량에 기인하여 발생된다.BACKGROUND ART Semiconductor devices are generally devices in which a plurality of circuit elements are integrated, and multilayer structures are increasingly used to more effectively integrate a plurality of circuit elements. A semiconductor device having a multilayer structure refers to a structure in which a plurality of circuit elements are formed in different layers, and a wiring structure is also multilayered for interconnection thereof. The multilayer wiring structure is a structure in which a metal wiring layer and an intermetallic insulating film are alternately repeated, and it is required to prevent the disconnection between the metal wiring layers due to a short circuit in the metal wiring layer or a failure of the intermetallic insulating film. Such a short circuit or disconnection causes malfunction of the semiconductor element, and is mainly caused by poor planarization of the interlayer insulating film.

또한, 이러한 다층 금속배선의 형성에 있어서, 포토리소그래피공정을 적용할 때의 해상도(resolution)와 초점 심도(depth of focus)를 향상시키기 위하여 평탄화 공정을 수반할 필요도 있다.In addition, in the formation of such multi-layered metal wirings, it is necessary to involve a planarization process in order to improve the resolution and depth of focus when the photolithography process is applied.

이러한 문제점을 해결하기 위해 SOG막을 사용하는 평탄화 공정이 도입되었으며, 이 공정은 비용이 작게 들고 공정이 간단하다는 등의 장점을 가지고 있어 현재 평탄화 공정에 널리 사용되고 있다.In order to solve this problem, a planarization process using an SOG film has been introduced, and this process is widely used in the planarization process because it has advantages such as low cost and simple process.

상기 SOG 공정을 살펴보면, 먼저 알코올-기재 용매에 용해되는 액체 형태의 실리콘을 기판상에서 고속 회전시키면서 도포한다. SOG의 평탄화 능력은 액체 형태로 도포된다는 사실에 기인하는 것으로서, 표면상에 도포될 때 그 하부에 있는 갭 또는 골짜기를 채우게 되며, 그 하부 구조가 갖는 단차를 감소시킨다. 도포가 완료되면, SOG를 경화시키기 위하여, 400℃∼450℃에서 약 30분동안 열처리한다. 이와 같은 열처리를 통하여 SOG 물질은 실리콘 산화막으로 변환된다.Looking at the SOG process, first, the liquid silicon dissolved in the alcohol-based solvent is applied while rotating on a substrate at high speed. The flattening capability of the SOG is due to the fact that it is applied in liquid form, which, when applied on the surface, fills the gaps or valleys beneath it, and reduces the step of the underlying structure. When the application is complete, heat treatment is performed at 400 ° C. to 450 ° C. for about 30 minutes to cure the SOG. Through this heat treatment, the SOG material is converted into a silicon oxide film.

그런데, SOG물질 자체가 -CH, -OH 및 -H기를 포함한 화학물질을 소오스로 한것이기 때문에, SOG 도포공정이후에 잔류물이 충분히 제거되지 않으면, 이 잔류물이 대기의 산소와 반응하여 H₂O 성분을 발생시킬 뿐 아니라, 유전상수가 높기 때문에 비아 콘택저항의 불량을 유발시킴으로써 소자의 특성을 악화시키는 문제점이 있었다.However, since the SOG material itself is a source containing chemicals including -CH, -OH, and -H groups, if the residue is not sufficiently removed after the SOG coating process, the residue reacts with atmospheric oxygen and H ₂ In addition to generating the O component, since the dielectric constant is high, there is a problem of deteriorating the characteristics of the device by causing a defect in the via contact resistance.

따라서, 본 발명이 이루고자 하는 기술적 과제는 종래의 SOG를 이용한 평탄화공정의 잔류물과 대기중의 산소와 결합하여 발생하는 문제를 제거할 수 있는 반도체장치의 금속층간절연막 형성방법을 제공하는 데 있다.Accordingly, an object of the present invention is to provide a method for forming an interlayer dielectric film of a semiconductor device capable of eliminating the problems caused by the combination of residual oxygen and atmospheric oxygen in a planarization process using a conventional SOG.

또한, 본 발명의 다른 목적은 금속층간절연막의 유전상수가 높기 때문에 종래기술에서 발생하는 비아 콘택저항의 불량을 방지할 수 있는 반도체장치의 금속층간절연막 형성방법을 제공하는 데 있다.In addition, another object of the present invention is to provide a method for forming an interlayer dielectric film of a semiconductor device capable of preventing a defect in via contact resistance caused in the prior art because of the high dielectric constant of the interlayer dielectric film.

도 1 내지 도 4는 본 발명의 실시예에 따른 반도체장치의 금속층간절연막 형성방법을 설명하기 위한 단면도들이다.1 to 4 are cross-sectional views illustrating a method for forming an interlayer insulating film of a semiconductor device according to an embodiment of the present invention.

* 도면의 주요부분에 대한 부호설명 ** Explanation of Signs of Major Parts of Drawings *

10 … 하부금속층10... Bottom metal layer

20 … 제1 PETEOS막20... 1st PETEOS film

30 … FOX막30. FOX film

40 … 제2 PETEOS막40…. 2nd PETEOS film

h … 비아콘택h… Via Contact

40' … 연마된 제2 PETEOS막40 '… Polished Second PETEOS Film

상기 기술적 과제들을 달성하기 위해 본 발명에 따른 반도체장치의 금속층간절연막 형성방법은 반도체기판의 상부에 형성된 하부금속층 상에 제1 PETEOS(Plasma Enhanced TetraEthylOrthoSilicate)막을 형성하는 단계와; 상기 제1 PETEOS막 상에 FOX(Flowable OXide)막을 형성하는 단계와; 상기 FOX막 상에 제2 PETEOS막을 형성하는 단계를 구비하는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a method of forming a metal interlayer insulating film of a semiconductor device, the method comprising: forming a first PETEOS (Plasma Enhanced TetraEthylOrthoSilicate) film on a lower metal layer formed on an upper surface of a semiconductor substrate; Forming a FOX (Flowable Oxide) film on the first PETEOS film; And forming a second PETEOS film on the FOX film.

본 발명에 있어서, 상기 제1 PETEOS막의 두께가 2400∼2600Å 범위가 되도록 형성하는 것이 바람직하고, 상기 FOX막은 3000∼4000Å의 두께이며, 그 유전상수는 3 이하가 되도록 형성하는 것이 바람직하며, 상기 제2 PETEOS막은 8100∼9900Å의 두께로 형성하는 것이 바람직하다.In the present invention, it is preferable that the thickness of the first PETEOS film is in the range of 2400 to 2600 GPa, the FOX film is 3000 to 4000 GPa, and the dielectric constant is preferably 3 or less. 2 PETEOS film is preferably formed to a thickness of 8100 ~ 9900Å.

또한, 상기 제2 PETEOS막을 형성하는 단계 이후에, 상기 FOX막과 상기 제2 PETEOS막의 합산 두께가 9000∼11000Å의 범위에 들어가도록, 화학기계적 연마공정을 이용하여 상기 제2 PETEOS막을 평탄화하는 단계를 더 구비하도록 하면, 비아 콘택식각 시 단차피복성을 좋게 할 수 있다.In addition, after the forming of the second PETEOS film, the step of planarizing the second PETEOS film using a chemical mechanical polishing process so that the combined thickness of the FOX film and the second PETEOS film is in the range of 9000 to 11000 kPa. In addition, the step coverage may be improved when the via contact is etched.

이하, 본 발명의 바람직한 실시예를 첨부한 도면들을 참조하여 설명한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.

먼저, 도 1에 도시된 바와 같이, 화학기상증착(Chemical Vapor Deposition; CMP)공정에 의해 형성된 Al/Cu 하부금속층(10) 상에 제1 PETEOS막(20)을 2500Å의 두께로 형성한다. 여기서, PETEOS막이란 PECVD(Plasma Enhanced Chemical Vapor Deposition)공정에 의해 증착한 TEOS(TetraEthyl OrthoSilicate)막을 의미한다.First, as shown in FIG. 1, a first PETEOS film 20 is formed on the Al / Cu lower metal layer 10 formed by a chemical vapor deposition (CMP) process to a thickness of 2500 kPa. Here, the PETEOS film refers to a TEOS (TetraEthyl OrthoSilicate) film deposited by a PECVD (Plasma Enhanced Chemical Vapor Deposition) process.

그 다음, 도 2에 도시한 바와 같이, FOX막(30)을 3500Å의 두께로 형성한다. 이 FOX막(30)은 유전상수(κ)가 3이하이며, H-Si-O(수소-실리콘-산소)의 상호간 결합력이 우수하여 대기중의 산소와 반응하지 않기 때문에, 비아 콘택저항의 불량을 방지할 수 있는 것으로 선택한다. 그 후, 도 3에 도시된 바와 같이, FOX막(30) 상에 제2 PETEOS막(40)을 9000Å 두께로 형성한다. 그 다음, 도 4에 도시한 바와 같이, 화학기계적연마(Chemical Mechanical Polishing; 이하 "CMP"라 한다)에 의해 FOX막(30)과 연마된 제2 PETEOS막(40')의 두께합산이 1㎛이 되도록 하여, 식각가스 CH₃/CF₄를 이용하여 비아콘택(h) 에치를 할 때 우수한 단차피복성(step coverage)을 갖도록 한다. 우수한 단차피복성을 가지면, 비아콘택을 채우는 상부금속층이 용이하게 증착될 수 있으므로, 비아 콘택저항의 불량을 방지할 수 있다.Then, as shown in FIG. 2, the FOX film 30 is formed to a thickness of 3500 kPa. Since the FOX film 30 has a dielectric constant (κ) of 3 or less and excellent bonding force between H-Si-O (hydrogen-silicon-oxygen), it does not react with oxygen in the air, resulting in poor via contact resistance. Choose one that can prevent. Thereafter, as shown in FIG. 3, a second PETEOS film 40 is formed on the FOX film 30 to a thickness of 9000 Å. Then, as shown in FIG. 4, the thickness sum of the FOX film 30 and the second PETEOS film 40 'polished by Chemical Mechanical Polishing (hereinafter referred to as "CMP") is 1 µm. In this case, when the via contact (h) is etched using the etching gas CH ₃ / CF ₄ , it has an excellent step coverage. With excellent step coverage, the upper metal layer filling the via contact can be easily deposited, thereby preventing the failure of the via contact resistance.

상술한 바와 같이 본 발명에 따른 반도체 장치의 금속층간절연막 형성방법에 의하면, 종래의 SOG를 이용한 평탄화공정의 잔류물과 대기중의 산소와 결합하여 발생하는 문제를 제거할 수 있을 뿐 아니라, 금속층간절연막의 유전상수가 높기 때문에 종래기술에서 발생하는 비아 콘택저항의 불량을 방지할 수 있다.As described above, according to the method for forming the interlayer dielectric film of the semiconductor device according to the present invention, the problem caused by the combination of the residue in the planarization process using the conventional SOG and oxygen in the air can be eliminated, Since the dielectric constant of the insulating film is high, it is possible to prevent a defect in the via contact resistance occurring in the prior art.

이상 실시예에 의거하여 본 발명을 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의해 이루어질 수 있음은 명백하다.Although the present invention has been described based on the above embodiments, the present invention is not limited to the above embodiments, and it is apparent that many modifications can be made by a person skilled in the art within the technical idea of the present invention. .

Claims

Forming a first PETEOS film on a lower metal layer formed on the semiconductor substrate;

Forming a FOX film on the first PETEOS film;

Forming a second PETEOS film on the FOX film.

2. The method of forming a metal interlayer insulating film of a semiconductor device according to claim 1, wherein said first PETEOS film is formed so as to have a thickness in the range of 2400 to 2600 Pa.

The method of claim 1, wherein the FOX film is formed to have a thickness of 3000 to 4000 GPa and a dielectric constant of 3 or less.

The method of claim 1, wherein the second PETEOS film is formed to a thickness of 8100 to 9900 kPa.

The method of claim 4, wherein after forming the second PETEOS film, the second PETEOS film is formed by using a chemical mechanical polishing process so that the total thickness of the FOX film and the second PETEOS film is within a range of 9000 to 11000 kPa. A method of forming an interlayer dielectric film of a semiconductor device, further comprising planarization.