KR19990059125A - Manufacturing Method of Semiconductor Memory Device - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 239000004065 semiconductor Substances 0.000 title claims abstract description 11
- 238000000034 method Methods 0.000 claims abstract description 18
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 32
- 229920005591 polysilicon Polymers 0.000 claims description 32
- 230000015572 biosynthetic process Effects 0.000 claims description 24
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 16
- 229910052710 silicon Inorganic materials 0.000 claims description 16
- 239000010703 silicon Substances 0.000 claims description 16
- 239000000758 substrate Substances 0.000 claims description 16
- 239000012535 impurity Substances 0.000 claims description 9
- 150000002500 ions Chemical class 0.000 claims description 9
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims description 9
- 229910021342 tungsten silicide Inorganic materials 0.000 claims description 9
- 238000000059 patterning Methods 0.000 claims description 8
- 238000000151 deposition Methods 0.000 claims description 2
- 230000006866 deterioration Effects 0.000 abstract 1
- 238000004140 cleaning Methods 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- 238000005530 etching Methods 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
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- H10B41/42—Simultaneous manufacture of periphery and memory cells
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Memories (AREA)
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야1. TECHNICAL FIELD OF THE INVENTION
본 발명은 반도체 메모리 소자의 제조 방법에 관한 것으로, 소자의 수율 및 전기적 특성을 향상시킬 수 있도록 한 반도체 메모리 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor memory device, and more particularly, to a method for manufacturing a semiconductor memory device capable of improving the yield and electrical characteristics of the device.
2. 발명이 해결하고자 하는 기술적 과제2. Technical problem to be solved by the invention
게이트 산화막 형성 공정을 개선하고 소자의 특성 저하를 방지하기 위한 목적을 가진다.The purpose is to improve the gate oxide film forming process and to prevent deterioration of device characteristics.
3. 발명의 해결 방법의 요지3. Summary of the Solution of the Invention
고전압용 트랜지스터의 게이트 산화막을 형성한 후 저전압용 트랜지스터의 게이트 산화막과 메모리 셀의 터널 산화막을 동시에 형성한다.After the gate oxide film of the high voltage transistor is formed, the gate oxide film of the low voltage transistor and the tunnel oxide film of the memory cell are simultaneously formed.
4. 발명의 중요한 용도4. Important uses of the invention
반도체 메모리 소자의 제조에 적용이 가능하다.It is applicable to the manufacture of semiconductor memory devices.
Description
본 발명은 반도체 메모리 소자의 제조 방법에 관한 것으로, 특히, 소자의 수율 및 전기적 특성을 향상시킬 수 있도록 한 반도체 메모리 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor memory device, and more particularly, to a method for manufacturing a semiconductor memory device capable of improving the yield and electrical characteristics of the device.
일반적으로 플래쉬 EEPROM과 같은 메모리 소자는 크게 정보를 저장하기 위한 메모리 셀 어레이와, 외부로부터 입력되는 정보를 상기 메모리 셀 어레이에 저장하거나 저장된 정보를 외부로 출력하기 위한 주변회로로 이루어진다. 상기와 같은 메모리 셀 어레이와 주변회로는 실리콘 기판의 메모리 셀 형성 지역 및 주변회로 지역에 각각 형성되는데, 상기 주변회로 지역은 다시 고전압용 트랜지스터 형성 지역과 저전압용 트랜지스터 형성 지역으로 구분된다. 그러면 종래 반도체 메모리 소자의 제조 방법을 설명하면 다음과 같다.In general, a memory device such as a flash EEPROM includes a memory cell array for largely storing information, and a peripheral circuit for storing information input from the outside into the memory cell array or outputting the stored information to the outside. The memory cell array and the peripheral circuit are formed in the memory cell formation region and the peripheral circuit region of the silicon substrate, respectively. The peripheral circuit region is divided into a high voltage transistor formation region and a low voltage transistor formation region. A method of manufacturing a conventional semiconductor memory device will now be described.
종래에는 메모리 셀 형성 지역, 저전압용 트랜지스터 및 고전압용 트랜지스터 형성 지역을 포함하는 실리콘 기판상에 게이트 산화막을 형성한 후 상기 고전압용 트랜지스터 형성 지역에만 상기 게이트 산화막이 잔류되도록 상기 게이트 산화막을 패터닝한다. 상기 메모리 셀 형성 지역의 상기 실리콘 기판상에 터널 산화막을 형성한 후 전체 상부면에 제 1 폴리실리콘층을 형성하고 상기 제 1 폴리실리콘층에 불순물 이온을 주입한다. 상기 제 1 폴리실리콘층상에 산화막/질화막/산화막으로 이루어진 ONO 구조의 유전체막을 형성한 후 상기 유전체막 및 제 1 폴리실리콘층을 패터닝하여 상기 메모리 셀 지역의 상기 실리콘 기판상에 터널 산화막 및 플로팅 게이트가 적층된 구조를 형성한다. 상기 저전압용 트랜지스터 형성 지역의 상기 실리콘 기판상에 게이트 산화막을 형성한 후 전체 상부면에 제 2 폴리실리콘층을 형성하고 상기 제 2 폴리실리콘층에 불순물 이온을 주입한다. 상기 제 2 폴리실리콘층상에 텅스텐 실리사이드층을 형성하고 상기 텅스텐 실리사이드층, 제 2 폴리실리콘층을 패터닝하여 상기 고전압용 트랜지스터 및 저전압용 트랜지스터 형성 지역에는 트랜지스터의 게이트가 각각 형성되도록 하고 상기 메모리 셀 형성 지역에는 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층된 게이트가 형성되도록 한다. 이후 상기 메모리 셀의 게이트, 상기 고전압용 트랜지스터 및 저전압용 트랜지스터의 게이트 양측부의 상기 실리콘 기판에 불순물 이온을 주입하여 메모리 셀 및 트랜지스터의 접합영역을 각각 형성한다.Conventionally, after forming a gate oxide film on a silicon substrate including a memory cell forming region, a low voltage transistor, and a high voltage transistor forming region, the gate oxide film is patterned so that the gate oxide film remains only in the high voltage transistor forming region. After the tunnel oxide film is formed on the silicon substrate in the memory cell formation region, a first polysilicon layer is formed on the entire upper surface and impurity ions are implanted into the first polysilicon layer. After forming an ONO structure dielectric film formed of an oxide film / nitride film / oxide film on the first polysilicon layer, the dielectric film and the first polysilicon layer are patterned to form a tunnel oxide film and a floating gate on the silicon substrate in the memory cell region. To form a laminated structure. After forming a gate oxide film on the silicon substrate in the low voltage transistor formation region, a second polysilicon layer is formed on the entire upper surface and impurity ions are implanted into the second polysilicon layer. Forming a tungsten silicide layer on the second polysilicon layer and patterning the tungsten silicide layer and the second polysilicon layer to form a gate of a transistor in the high voltage transistor and the low voltage transistor formation region, respectively; In this case, a gate in which a tunnel oxide film, a floating gate, a dielectric film, and a control gate are stacked is formed. Thereafter, impurity ions are implanted into the silicon substrate at both sides of the gate of the memory cell, the high voltage transistor, and the low voltage transistor to form a junction region of the memory cell and the transistor, respectively.
그런데 상기와 같은 종래의 공정은 다음과 같은 문제점을 가진다.However, the above conventional process has the following problems.
첫째, 상기 저전압용 트랜지스터의 게이트 산화막 형성 공정시 실시되는 HF 세정 공정에 의해 상기 유전체막의 표면이 손실되기 때문에 메모리 셀의 데이터 보존 특성이 저하된다. 만일 이를 방지하기 위하여 HF 세정 공정을 실시하지 않게 되면 상기 저전압용 트랜지스터의 게이트 산화막의 특성이 저하된다.First, since the surface of the dielectric film is lost by the HF cleaning process performed during the gate oxide film forming process of the low voltage transistor, the data storage characteristics of the memory cell are degraded. If the HF cleaning process is not performed to prevent this, the gate oxide film of the low voltage transistor is degraded.
둘째, 상기 제 2 폴리실리콘층을 이용하여 상기 고전압용 트랜지스터의 게이트를 형성하는 경우 상기 고전압용 트랜지스터 형성 지역에서 상기 제 1 폴리실리콘층 및 유전체막의 식각이 이루어지기 때문에 이후에 실시되는 상기 저전압용 트랜지스터의 게이트 산화막 형성 공정시 게이트 산화막의 두께 조절이 어렵게 된다. 따라서 상기 제 1 폴리실리콘층을 이용하여 상기 고전압용 트랜지스터의 게이트를 형성하는 것이 유리한데, 이 경우 상기 제 1 및 제 2 폴리실리콘층의 두께 및 불순물 이온의 주입 정도가 서로 다르기 때문에 상기 게이트를 형성하기 위한 식각 공정시 균일한 식각이 이루어지지 않는다.Second, when the gate of the high voltage transistor is formed using the second polysilicon layer, since the first polysilicon layer and the dielectric film are etched in the high voltage transistor formation region, the low voltage transistor is performed later. It is difficult to control the thickness of the gate oxide film during the gate oxide film formation process. Therefore, it is advantageous to form the gate of the high voltage transistor using the first polysilicon layer. In this case, the gate is formed because the thicknesses of the first and second polysilicon layers and the degree of implantation of impurity ions are different. Uniform etching is not performed during the etching process.
따라서 본 발명은 고전압용 트랜지스터의 게이트 산화막을 형성한 후 저전압용 트랜지스터의 게이트 산화막과 메모리 셀의 터널 산화막을 동시에 형성하므로써 상기한 단점을 해소할 수 있는 반도체 메모리 소자의 제조 방법을 제공하는 데 그 목적이 있다.Accordingly, an object of the present invention is to provide a method of manufacturing a semiconductor memory device capable of solving the above-mentioned disadvantages by simultaneously forming a gate oxide film of a high voltage transistor and then forming a gate oxide film of a low voltage transistor and a tunnel oxide film of a memory cell. There is this.
상기한 목적을 달성하기 위한 본 발명은 메모리 셀 형성 지역, 저전압용 트랜지스터 및 고전압용 트랜지스터 형성 지역을 포함하는 실리콘 기판상에 제 1 게이트 산화막을 형성한 후 상기 고전압용 트랜지스터 형성 지역에만 상기 제 1 게이트 산화막이 잔류되도록 상기 제 1 게이트 산화막을 패터닝하는 단계와, 상기 단게로부터 상기 메모리 셀 형성 지역 및 저전압용 트랜지스터 형성 지역의 상기 실리콘 기판상에 제 2 게이트 산화막을 형성하는 단계와, 상기 단계로부터 전체 상부면에 제 1 폴리실리콘층, 유전체막 및 제 2 폴리실리콘층을 순차적으로 형성하는 단계와, 상기 단계로부터 상기 제 2 폴리실리콘층 및 유전체막을 순차적으로 패터닝하여 상기 메모리 셀 형성 지역에 콘트롤 게이트가 형성되도록 하는 단계와, 상기 단계로부터 전체 상부면에 텅스텐 실리사이드층을 형성한 후 상기 텅스텐 실리사이드층, 제 1 폴리실리콘층을 순차적으로 패터닝하여 상기 고전압용 트랜지스터 형성 지역 및 저전압용 트랜지스터 형성 지역에는 트랜지스터의 게이트가 형성되도록 하고 상기 메모리 셀 형성 지역에는 플로팅 게이트가 형성되도록 하는 단계와, 상기 단계로부터 상기 게이트 및 플로팅 게이트 양측부의 상기 실리콘 기판에 불순물 이온을 주입하여 상기 고전압 및 저전압용 트랜지스터의 접합영역과 상기 메모리 셀의 접합영역을 각각 형성하는 단계로 이루어지는 것을 특징으로 한다.According to an aspect of the present invention, a first gate oxide film is formed on a silicon substrate including a memory cell forming region, a low voltage transistor, and a high voltage transistor forming region, and then the first gate is formed only in the high voltage transistor forming region. Patterning the first gate oxide film so that an oxide film remains, forming a second gate oxide film on the silicon substrate in the memory cell formation region and the low voltage transistor formation region from the step; Sequentially forming a first polysilicon layer, a dielectric film, and a second polysilicon layer on the surface; and sequentially patterning the second polysilicon layer and the dielectric film from the step to form a control gate in the memory cell formation region. And the entire top surface from said step After forming the tungsten silicide layer, the tungsten silicide layer and the first polysilicon layer are sequentially patterned to form a gate of a transistor in the high voltage transistor forming region and the low voltage transistor forming region, and a floating gate in the memory cell forming region. Forming a junction region of the high voltage and low voltage transistor and a junction region of the memory cell by implanting impurity ions into the silicon substrates at both sides of the gate and the floating gate. It features.
도 1 내지 도 5는 본 발명에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도.1 to 5 are cross-sectional views of a device for explaining a method of manufacturing a semiconductor memory device according to the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
1: 실리콘 기판 2: 제 1 게이트 산화막1: silicon substrate 2: first gate oxide film
3: 제 2 게이트 산화막 4: 제 1 폴리실리콘층3: second gate oxide film 4: first polysilicon layer
4A: 게이트 4B: 플로팅 게이트4A: Gate 4B: Floating Gate
5: 유전체막 6: 제 2 폴리실리콘층5: dielectric film 6: second polysilicon layer
6A: 콘트롤 게이트 7: 텅스텐 실리사이드층6A: Control Gate 7: Tungsten Silicide Layer
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.
도 1 내지 도 5는 본 발명에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도로서,1 to 5 are cross-sectional views of devices for describing a method of manufacturing a semiconductor memory device according to the present invention.
도 1은 메모리 셀 형성 지역(MC), 저전압용 트랜지스터 및 고전압용 트랜지스터 형성 지역(LVT 및 HVT)을 포함하는 실리콘 기판(1)상에 제 1 게이트 산화막(2)을 형성한 후 상기 고전압용 트랜지스터 형성 지역(HVT)에만 상기 제 1 게이트 산화막(2)이 잔류되도록 상기 제 1 게이트 산화막(2)을 패터닝한 상태의 단면도이다.FIG. 1 illustrates a first gate oxide film 2 formed on a silicon substrate 1 including a memory cell forming region MC, a low voltage transistor, and a high voltage transistor forming region LVT and HVT. The first gate oxide film 2 is patterned so that the first gate oxide film 2 remains only in the formation region HVT.
도 2는 상기 메모리 셀 형성 지역(MC) 및 저전압용 트랜지스터 형성 지역(LVT)의 상기 실리콘 기판(1)상에 제 2 게이트 산화막(3)을 형성한 상태의 단면도이다.2 is a cross-sectional view of a state in which a second gate oxide film 3 is formed on the silicon substrate 1 in the memory cell formation region MC and the low voltage transistor formation region LVT.
도 3은 전체 상부면에 제 1 폴리실리콘층(4), 유전체막(5) 및 제 2 폴리실리콘층(6)을 순차적으로 형성한 상태의 단면도로서, 상기 제 1 및 제 2 폴리실리콘층(4 및 6)은 폴리실리콘을 증착한 후 불순물 이온을 주입하여 형성한다.FIG. 3 is a cross-sectional view of the first polysilicon layer 4, the dielectric film 5, and the second polysilicon layer 6 sequentially formed on the entire upper surface thereof, and the first and second polysilicon layers ( 4 and 6) are formed by depositing polysilicon and implanting impurity ions.
도 4는 상기 제 2 폴리실리콘층(6) 및 유전체막(5)을 순차적으로 패터닝하여 상기 메모리 셀 형성 지역(MC)에 콘트롤 게이트(6A)가 형성되도록 한 상태의 단면도이다.4 is a cross-sectional view of a state in which the control gate 6A is formed in the memory cell formation region MC by sequentially patterning the second polysilicon layer 6 and the dielectric film 5.
도 5는 전체 상부면에 텅스텐 실리사이드층(7)을 형성한 후 상기 텅스텐 실리사이드층(7), 제 1 폴리실리콘층(4)을 순차적으로 패터닝하여 상기 고전압용 트랜지스터 형성 지역(HVT) 및 저전압용 트랜지스터 형성 지역(LVT)에는 트랜지스터의 게이트(4A)가 형성되도록 하고 상기 메모리 셀 형성 지역(MC)에는 플로팅 게이트(4A)가 형성되도록 한 상태의 단면도이다. 이후 상기 게이트(4A) 및 플로팅 게이트(4B) 양측부의 상기 실리콘 기판(1)에 불순물 이온을 주입하여 상기 고전압 및 저전압용 트랜지스터의 접합영역과 상기 메모리 셀의 접합영역을 각각 형성한다.FIG. 5 illustrates that the tungsten silicide layer 7 and the first polysilicon layer 4 are sequentially patterned after the formation of the tungsten silicide layer 7 on the entire upper surface thereof. A cross-sectional view of a state in which a gate 4A of a transistor is formed in the transistor formation region LVT and a floating gate 4A is formed in the memory cell formation region MC. Thereafter, impurity ions are implanted into the silicon substrate 1 at both sides of the gate 4A and the floating gate 4B to form junction regions of the high voltage and low voltage transistors and junction regions of the memory cells, respectively.
상기와 같이 본 발명을 이용하면 저전압용 트랜지스터의 게이트 산화막 두께를 메모리 셀의 터널 산화막과 같은 두께로 형성할 수 있어 트랜지스터의 전류 레벨을 상승시킬 수 있다. 그리고 종래의 방법과는 달리 유전체막 형성 후 게이트 산화막 형성 공정이 실시되지 않기 때문에 유전체막의 특성이 그대로 유지될 수 있다. 또한, 본 발명을 이용하는 경우 종래와 같이 HF 세정 공정을 이용하여 상기 게이트 산화막을 형성할 수 있으며, 상기 제 2 폴리실리콘층을 패터닝한 후 상기 제 1 폴리실리콘층을 패터닝하여 트랜지스터의 게이트를 형성하기 때문에 게이트를 형성하기 위한 식각 공정시 균일한 형태의 게이트를 얻을 수 있다.Using the present invention as described above, the gate oxide film thickness of the low voltage transistor can be formed to the same thickness as the tunnel oxide film of the memory cell, thereby increasing the current level of the transistor. Unlike the conventional method, since the gate oxide film forming process is not performed after the dielectric film is formed, the characteristics of the dielectric film can be maintained as it is. In addition, in the case of using the present invention, the gate oxide layer may be formed using a HF cleaning process as in the prior art, and after the patterning of the second polysilicon layer, the first polysilicon layer is patterned to form a gate of the transistor. Therefore, a uniform gate can be obtained during the etching process for forming the gate.
상술한 바와 같이 본 발명에 의하면 첫째, 저전압용 트랜지스터의 게이트 산화막 두께를 메모리 셀의 터널 산화막과 같은 두께로 형성하므로써 트랜지스터의 전류 레벨이 상승되고, 이에 따라 소자의 동작 속도가 향상된다. 둘째, 유전체막의 손실로 인한 특성 저하가 방지되어 소자의 데이터 보존 특성이 그대로 유지된다. 셋째, 게이트 산화막을 형성하기 위하여 종래의 HF 세정 방법을 그대로 이용하므로써 게이트 산화막의 특성을 양호하게 유지시킬 수 있다. 그리고 넷째, 게이트를 형성하기 위한 패터닝 공정이 안정되게 이루어지므로써 양호한 형태의 게이트를 얻을 수 있다. 따라서 본 발명을 이용하면 상기와 같은 공정의 변화를 통해 소자의 수율 및 전기적 특성을 향상시킬 수 있다.As described above, according to the present invention, first, by forming the gate oxide film thickness of the low voltage transistor to the same thickness as the tunnel oxide film of the memory cell, the current level of the transistor is increased, thereby improving the operation speed of the device. Second, the degradation of the characteristics due to the loss of the dielectric film is prevented, so that the data retention characteristics of the device are maintained. Third, by using the conventional HF cleaning method as it is to form the gate oxide film, the characteristics of the gate oxide film can be maintained well. And fourthly, since the patterning process for forming the gate is made stable, a gate having a good shape can be obtained. Therefore, by using the present invention it is possible to improve the yield and the electrical properties of the device through the change in the above process.
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970079322A KR100444612B1 (en) | 1997-12-30 | 1997-12-30 | Semiconductor memory fabrication method for improving productivity and electric characteristic |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970079322A KR100444612B1 (en) | 1997-12-30 | 1997-12-30 | Semiconductor memory fabrication method for improving productivity and electric characteristic |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990059125A true KR19990059125A (en) | 1999-07-26 |
| KR100444612B1 KR100444612B1 (en) | 2004-11-16 |
Family
ID=37362247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970079322A KR100444612B1 (en) | 1997-12-30 | 1997-12-30 | Semiconductor memory fabrication method for improving productivity and electric characteristic |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100444612B1 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100407573B1 (en) * | 2001-08-09 | 2003-11-28 | 삼성전자주식회사 | Method of forming non volatile memory having floating trap type device |
| KR100687154B1 (en) * | 2003-12-26 | 2007-02-27 | 가부시끼가이샤 도시바 | A nonvolatile semiconductor memory |
-
1997
- 1997-12-30 KR KR1019970079322A patent/KR100444612B1/en not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR100687154B1 (en) * | 2003-12-26 | 2007-02-27 | 가부시끼가이샤 도시바 | A nonvolatile semiconductor memory |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100444612B1 (en) | 2004-11-16 |
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