KR19990057946A

KR19990057946A - Protection circuit of semiconductor device

Info

Publication number: KR19990057946A
Application number: KR1019970078025A
Authority: KR
Inventors: 장경식; 남종완
Original assignee: 김영환; 현대전자산업 주식회사
Priority date: 1997-12-30
Filing date: 1997-12-30
Publication date: 1999-07-15

Abstract

본 발명은 반도체 제조 분야에 관한 것으로, 특히 메모리 소자 또는 비메모리 소자에서 패드에 인가되는 네가티브 입력전압(VILL) 및 ESD(ElectroStatic Discharge) 특성을 개선하기 위한 반도체 장치의 보호 회로에 관한 것이며, 본 발명은 펀치 영역 하부에 웰을 추가로 형성함으로써 실질적인 펀치 영역의 증가를 통해 ESD 특성을 개선하고, VILL에 의해 주사된 전자를 포획할 수 있는 범위를 더욱 넓게 확보하였다. 상술한 본 발명의 기술적 원리로부터 제공되는 특징적인 반도체 장치의 보호 회로는 반도체 기판에 제공된 제1 도전형 웰; 상기 제1 도전형 웰에 제공되며 패드에 콘택된 제2 도전형 접합 영역; 상기 제1 도전형 웰에 제공되며 상기 패드에 인가된 이상 전압에 의해 상기 제2 도전형 접합 영역으로부터 주사된 캐리어를 포획하여 배출하기 위한 제2 도전형 펀치 영역; 및 상기 제2 도전형 펀치 영역으로부터 그 하부의 상기 제1 도전형 웰에 연장되어 제공되는 제2 도전형 웰을 포함하여 이루어진다.TECHNICAL FIELD The present invention relates to the field of semiconductor manufacturing, and more particularly, to a protection circuit of a semiconductor device for improving negative input voltage (VILL) and electrostatic discharge (ESD) characteristics applied to a pad in a memory device or a non-memory device. By further forming a well under the punch region, the ESD characteristics were improved through the substantial increase in the punch region, and a wider range for capturing electrons injected by the VILL was obtained. A protective circuit of a characteristic semiconductor device provided from the above-described technical principles of the present invention comprises: a first conductivity type well provided in a semiconductor substrate; A second conductivity type junction region provided in said first conductivity type well and contacted to a pad; A second conductivity type punch region provided in the first conductivity type well for capturing and ejecting carriers scanned from the second conductivity type junction region by an abnormal voltage applied to the pad; And a second conductivity type well extending from the second conductivity type punch region to the first conductivity type well below it.

Description

Protection circuit of semiconductor device

본 발명은 반도체 제조 분야에 관한 것으로, 특히 메모리 소자 또는 비메모리 소자에서 패드에 인가되는 네가티브 입력전압(VILL) 및 ESD(ElectroStatic Discharge) 특성을 개선하기 위한 반도체 장치의 보호 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to the field of semiconductor manufacturing, and more particularly, to a protection circuit of a semiconductor device for improving negative input voltage (VILL) and electrostatic discharge (ESD) characteristics applied to a pad in a memory device or a non-memory device.

첨부된 도면 도 1은 종래기술에 따른 반도체 장치의 보호 회로를 도시한 것으로, 이하 이를 참조하여 종래기술을 설명한다.1 is a cross-sectional view illustrating a protection circuit of a semiconductor device according to the prior art.

패드(pad)(130)에 인가된 네가티브 전압(VILL)에 의하여 패드(130)에 연결된 n⁺접합 영역(112)/p웰(110)에 의한 다이오드가 순방향 바이어스를 인가 받아 턴온됨으로써 화살표와 같은 경로로 전자들이 주사(injection) 되고, 주사된 전자들이 칩 내의 셀까지 도달하여 데이터를 바꿔 버리는 문제점이 있었다. 이러한 VILL에 의한 문제점을 해결하기 위하여 종래에는 p 웰(110) 주위에 n 웰(120)을 형성하고 그 내부에 가드링(guard ring)(115)을 형성하여 주사되는 전자를 포획하고자 하였으나, 도시된 화살표를 전자 플럭스 라인(electron flux line)이라고 할 때, 가드링(115)이 일부의 전자 플럭스 라인만을 막아주기 때문에 그 효과가 미약하다.The diode by the n ⁺ junction region 112 / pwell 110 connected to the pad 130 by the negative voltage VILL applied to the pad 130 is turned on by receiving a forward bias, such as an arrow. The electrons are injected into the path, and the scanned electrons reach the cells in the chip to change data. In order to solve the problem caused by the VILL conventionally formed an n well 120 around the p well 110 and formed a guard ring 115 therein to capture the electrons scanned, but not shown When the arrow is referred to as an electron flux line, the effect is weak because the guard ring 115 blocks only some of the electron flux lines.

ESD와 관련하여 종래에는 과도한 포지티브 또는 네가티브 전압이 패드(130)에 인가될 경우, n⁺접합 영역(112)으로부터 n⁺펀치 영역(111) 또는 n⁺펀치 영역(113)을 통해 전하를 방전시켜 반도체 장치를 보호하고자 하였으나, 한정된 n⁺펀치 영역(111, 113)에 의해 그 효과가 역시 미약한 문제점이 있었다.If with respect to ESD it is applied to the prior art, an excessive positive or negative voltage pad 130, by discharging the charge through a n ⁺ punch region 111 or n ⁺ punch region 113 from the n ⁺ junction region (112) While attempting to protect the semiconductor device, there is a problem that the effect is also weak due to the limited n ⁺ punch regions (111, 113).

도면에서 미설명 도면 부호 '100'은 p 기판, '114'는 p⁺접합 영역, '140'은 게이트 전극을 각각 나타낸 것이다.In the drawings, reference numeral '100' denotes a p substrate, '114' denotes a p ⁺ junction region, and '140' denotes a gate electrode.

본 발명은 VILL 특성 및 ESD 특성을 개선하는 반도체 장치의 보호 회로를 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a protection circuit of a semiconductor device that improves VILL characteristics and ESD characteristics.

도 1은 종래기술에 따른 반도체 장치의 보호 회로의 단면도.1 is a cross-sectional view of a protection circuit of a semiconductor device according to the prior art.

도 2a 및 도 2b는 본 발명의 일실시예에 따른 반도체 장치의 보호 회로의 단면도.2A and 2B are cross-sectional views of a protection circuit of a semiconductor device according to one embodiment of the present invention.

도 3a 내지 도 3c는 본 발명의 일실시예에 따른 반도체 장치의 보호 회로 제조 공정도.3A to 3C illustrate a process of manufacturing a protection circuit of a semiconductor device according to an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

300 : p 기판 310 : p 웰300: p substrate 310: p well

320 : n 웰 330 : n⁺펀치 영역320: n well 330: n ⁺ punch area

331 : n⁺접합 영역 340 : 게이트 전극331: n ⁺ junction region 340: gate electrode

350 : 층간절연막 360 : 전극350: interlayer insulating film 360: electrode

361 : 패드361: Pad

본 발명은 펀치 영역 하부에 웰을 추가로 형성함으로써 실질적인 펀치 영역의 증가를 통해 ESD 특성을 개선하고, VILL에 의해 주사된 전자를 포획할 수 있는 범위를 더욱 넓게 확보하였다.The present invention further improves the ESD characteristics by substantially increasing the punch area by further forming a well under the punch area, and secures a wider range for capturing electrons injected by the VILL.

상술한 본 발명의 기술적 원리로부터 제공되는 특징적인 반도체 장치의 보호 회로는 반도체 기판에 제공된 제1 도전형 웰; 상기 제1 도전형 웰에 제공되며 패드에 콘택된 제2 도전형 접합 영역; 상기 제1 도전형 웰에 제공되며 상기 패드에 인가된 이상 전압에 의해 상기 제2 도전형 접합 영역으로부터 주사된 캐리어를 포획하여 배출하기 위한 제2 도전형 펀치 영역; 및 상기 제2 도전형 펀치 영역으로부터 그 하부의 상기 제1 도전형 웰에 연장되어 제공되는 제2 도전형 웰을 포함하여 이루어진다.A protective circuit of a characteristic semiconductor device provided from the above-described technical principles of the present invention comprises: a first conductivity type well provided in a semiconductor substrate; A second conductivity type junction region provided in said first conductivity type well and contacted to a pad; A second conductivity type punch region provided in the first conductivity type well for capturing and ejecting carriers scanned from the second conductivity type junction region by an abnormal voltage applied to the pad; And a second conductivity type well extending from the second conductivity type punch region to the first conductivity type well below it.

이하, 본 발명의 실시예를 소개한다.Hereinafter, embodiments of the present invention will be introduced.

첨부된 도면 도 2a 및 도 2b는 본 발명의 일실시예에 따라 형성된 반도체 장치의 보호 회로를 도시한 것이다.2A and 2B illustrate a protection circuit of a semiconductor device formed according to an embodiment of the present invention.

우선, ESD와 관련하여 도 2a에 도시된 바와 같이 패드(240)에 과전압이 인가된 경우 종래에는 n⁺접합 영역(222)으로부터 n⁺펀치 영역(221. 223)으로만 방전이 일어났으나, 본 발명에 따라 형성된 n 웰(220)을 통해 광범위하게 방전을 시킴으로써 기판(200)에 국부적인 발열이 일어나 소자가 페일(fail)되는 것을 방지할 수 있다.First of all, when the voltage of the pad 240 as shown in Figure 2a with respect to ESD is nateu Conventionally, only the discharge up to the n ⁺ punch area (221. 223) from the n ⁺ junction region 222 or, By discharging extensively through the n well 220 formed according to the present invention, local heat generation may occur in the substrate 200, thereby preventing the device from failing.

다음으로, VILL과 관련하여 도 2b에 도시된 바와 같이 종래에는 n⁺펀치 영역(223) 만큼의 전자 플럭스 라인을 포획하였으나, 본 발명에 따라 형성된 n 웰(230)을 통해 더욱 많은 전자 플럭스 라인을 커버할 수 있게 되어 VILL에 의해 셀 영역으로 주사되는 전자를 크게 줄일 수 있다.Next, as shown in FIG. 2B with respect to VILL, the electron flux lines are captured as many as n ⁺ punch regions 223, but more electron flux lines are formed through the n well 230 formed according to the present invention. Coverage can significantly reduce the electrons scanned by the VILL into the cell region.

도면에서 미설명 도면 부호 '200'은 p 기판, '210'은 p 웰, '220'은 n 웰, '250'은 게이트 전극을 각각 나타낸 것이다.In the drawing, reference numeral 200 denotes a p substrate, 210 denotes a p well, 220 denotes an n well, and 250 denotes a gate electrode.

첨부된 도면 도 3a 내지 도 3c는 본 발명의 일실시예에 따른 반도체 장치의 보호 회로의 제조 공정을 도시한 것으로, 이하 이를 참조하여 그 제조 공정을 간략히 설명한다.3A to 3C illustrate a manufacturing process of a protection circuit of a semiconductor device according to an exemplary embodiment of the present invention. Hereinafter, the manufacturing process will be briefly described with reference to the accompanying drawings.

먼저, 도 3a에 도시된 바와 같이 p 기판(300) 상에 p 웰(310)을 형성하고, n⁺펀치 영역이 형성될 영역을 포함하도록 n 웰(320)을 형성시킨다. 이때, n 웰(320)은 n 웰 마스크에 n⁺펀치 영역을 포함시켜 추가의 공정 없이 다른 부분에서 n 웰 형성시에 함께 형성되도록 한다.First, as shown in FIG. 3A, the p well 310 is formed on the p substrate 300, and the n well 320 is formed to include a region where n ⁺ punch region is to be formed. In this case, the n well 320 includes n ⁺ punch regions in the n well mask so that the n well 320 is formed together when the n well is formed in another portion without further processing.

다음으로, 도 3b에 도시된 바와 같이 게이트 산화막 및 게이트 전극(340)을 형성하고, n⁺이온주입을 실시하여 n⁺펀치 영역(330) 및 패드가 연결될 n⁺접합 영역(331)을 형성한다. 이어서, 전체구조 상부에 층간절연막(350)을 증착한다.Next, as shown in FIG. 3B, the gate oxide film and the gate electrode 340 are formed, and n ⁺ ion implantation is performed to form n ⁺ punch region 330 and n ⁺ junction region 331 to which the pad is connected. . Subsequently, an interlayer insulating film 350 is deposited on the entire structure.

계속하여 도 3c에 도시된 바와 같이 층간절연막(350)을 선택 식각하여 전극 형성을 위한 콘택홀을 형성하고, 전체구조 상부에 금속막을 증착한 다음, 이를 패터닝하여 n⁺접합 영역(331)에 콘택되는 패드(361) 및 n⁺펀치 영역(330)에 콘택되는 전극(360)을 형성한다.Subsequently, as shown in FIG. 3C, the interlayer insulating film 350 is selectively etched to form a contact hole for forming an electrode, a metal film is deposited over the entire structure, and then patterned to contact the n ⁺ junction region 331. The electrode 368 contacts the pad 361 and n ⁺ punch region 330.

상술한 일실시예에서는 p 웰 상에 n⁺펀치 영역을 형성하는 경우에 n 웰을 더 형성하는 예를 들어 설명하였으나, 본 발명은 불순물 타입이 바뀌는 경우에도 적용 가능하다.In the above-described embodiment, an example in which n wells are further formed when n ⁺ punch regions are formed on p wells has been described as an example. However, the present invention may be applied to a case where an impurity type is changed.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes can be made in the art without departing from the technical spirit of the present invention. It will be apparent to those of ordinary knowledge.

이상에서와 같이 본 발명은 별도의 추가 공정 없이 VILL 및 ESD 특성을 개선하는 효과가 있다.As described above, the present invention has the effect of improving the VILL and ESD characteristics without additional processing.

Claims

A first conductivity type well provided in the semiconductor substrate;

A second conductivity type junction region provided in said first conductivity type well and contacted to a pad;

A second conductivity type punch region provided in the first conductivity type well for capturing and ejecting carriers scanned from the second conductivity type junction region by an abnormal voltage applied to the pad; And

A second conductivity type well extending from the second conductivity type punch region to the first conductivity type well below it

A protection circuit of a semiconductor device comprising a.

The method of claim 1,

And said first conductivity type well is a p well, and said second conductivity type junction region, said second conductivity type punch region, and said second conductivity type well are n wells.