KR100406586B1 - Apparatus for preventing electrostatic discharge(esd) - Google Patents
Apparatus for preventing electrostatic discharge(esd) Download PDFInfo
- Publication number
- KR100406586B1 KR100406586B1 KR1019960047829A KR19960047829A KR100406586B1 KR 100406586 B1 KR100406586 B1 KR 100406586B1 KR 1019960047829 A KR1019960047829 A KR 1019960047829A KR 19960047829 A KR19960047829 A KR 19960047829A KR 100406586 B1 KR100406586 B1 KR 100406586B1
- Authority
- KR
- South Korea
- Prior art keywords
- region
- junction region
- active region
- gate electrode
- static electricity
- Prior art date
Links
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 18
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 18
- 230000005611 electricity Effects 0.000 claims description 19
- 230000003068 static effect Effects 0.000 claims description 19
- 229910052751 metal Inorganic materials 0.000 claims description 5
- 239000002184 metal Substances 0.000 claims description 5
- 230000002265 prevention Effects 0.000 claims description 3
- 239000004065 semiconductor Substances 0.000 abstract description 8
- 239000000758 substrate Substances 0.000 abstract description 5
- 238000000034 method Methods 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 3
- 238000000059 patterning Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000010410 layer Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
- 229910052723 transition metal Inorganic materials 0.000 description 1
- 150000003624 transition metals Chemical class 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
Description
본 발명은 정전기 방지 장치에 관한 것으로, 보다 구체적으로는 칩 사이즈를 감소시킬 수 있는 정전기 방지 장치에 관한 것이다.The present invention relates to an antistatic device, and more particularly to an antistatic device capable of reducing the chip size.
일반적으로, 반도체 칩의 신뢰성을 판단하는데 있어서, ESD(ElectroStatic Discharge: 이하 정전기) 특성이 중요시 되고 있다. 이러한 정전기는 반도체 칩을 취급하는 중이나, 시스템에 장착하여 사용하는 중에 발생하여, 현재에는 반도체 칩내에 고전압의 정전기에 의해 칩이 손상되는 것을 방지하기 위하여, 정전기 방지회로를 장착한다.2. Description of the Related Art Generally, ESD (Electrostatic Discharge) characteristics are important in determining the reliability of a semiconductor chip. Such static electricity occurs during handling of a semiconductor chip or in use in a system, and currently, an anti-static circuit is mounted in the semiconductor chip to prevent the chip from being damaged by high-voltage static electricity.
여기서, 정전기 발생시, 고전압의 정전기를 Vcc 라인 또는 접지 라인으로 흐르도록 하는 종래의 정전기 방지 회로의 평면도가 도 1에 도시되어 있다.Here, a top view of a conventional antistatic circuit for causing a high-voltage static electricity to flow to the Vcc line or the ground line when static electricity is generated is shown in FIG.
도 1를 참조하여, 종래의 정전기 방지 회로를 살펴보면, 직사각형의 액티브 영역(A), 액티브 영역(A)의 상부 중앙에 장방향으로, 게이트 전극(4)이 형성되고, 게이트 전극(L) 양측의 액티브 영역에는 접합 영역(6)이 형성되어 있으며, 접합 영역(6)은 수개의 전기 배선(도시되지 않음)에 의하여 콘택되어 있다, 이때, 도면 부호 C는 콘택 부위를 나타내고, 이 콘택 부위를 통하여, 발생된 정전기들은 Vcc 라인 또는 접지 라인으로 흐르게 되며, 수개의 콘택을 형성하는 것은, 빠른 시간내에 발생된 정전기를 Vcc 라인 또는 접지 라인쪽으로 흐르게 하기 위함이다.1, a conventional antistatic circuit includes a rectangular active region A, a gate electrode 4 formed in the longitudinal direction at the upper center of the active region A, A junction region 6 is formed in the active region of the contact region 6. The junction region 6 is contacted by several electric wires (not shown). In this case, C represents a contact region, The generated static electricity flows to the Vcc line or the ground line and forming several contacts is to cause the static electricity generated in a short time to flow toward the Vcc line or the ground line.
또한, 정전기 방지 회로의 특성은 게이트 전극의 길이(L)와 폭(W) 및 게이트 전극과 콘택 영역간의 거리(S)가 증가됨에 따라 개선된다.Further, the characteristics of the antistatic circuit are improved as the length (L) and the width (W) of the gate electrode and the distance (S) between the gate electrode and the contact region are increased.
이에 따라, 게이트 전극의 폭(W)을 증대시키거나, 게이트 전극과 콘택 영역간의 거리(S)를 증가시키는 방법보다는, 게이트 전극의 길이를 연장시키는 방법이 많이 이용된다.Accordingly, a method of extending the length of the gate electrode is used more than a method of increasing the width W of the gate electrode or increasing the distance S between the gate electrode and the contact region.
도 2는 도 1의 Ⅱ-Ⅱ' 선으로 절단하여 나타낸 단면도로서, 반도체 기판상부에 공지된 방법에 따라 필드 산화막(2)이 형성됨에 의하여, 액티브 영역(A)이 한정된다. 이어서, 전체 구조물 상부에 게이트 절연막(3)이 증착되고, 액티브 영역(A)의 중앙에는 게이트 전극(4)이 공지된 증착 및 패터닝 공정에 의하여 형성된다. 게이트 전극(4)의 양측벽에는 스페이서(5)가 형성되고, 게이트 전극(4)과 스페이서(5)를 마스크로 하여 노출된 액티브 영역(A)에 불순물 이온 주입 공정에 의하여, 접합 영역(6)이 형성된다. 그 후에, 전체 구조물 상부에 층간 절연막(7)이 형성되고, 접합 영역의 일부분이 노출되도록 콘택홀이 형성된다음, 전도층(8)을 형성하여, 콘택을 이룬다.FIG. 2 is a cross-sectional view taken along the line II-II 'in FIG. 1, and the active region A is defined by forming the field oxide film 2 on the semiconductor substrate in accordance with a known method. Next, a gate insulating film 3 is deposited on the entire structure, and a gate electrode 4 is formed in the center of the active region A by a known deposition and patterning process. A spacer 5 is formed on both sidewalls of the gate electrode 4 and the active region A exposed by using the gate electrode 4 and the spacer 5 as a mask serves as a junction region 6 Is formed. Thereafter, an interlayer insulating film 7 is formed on the entire structure, a contact hole is formed so that a part of the junction region is exposed, and then a conductive layer 8 is formed to form a contact.
그러나, 상기와 같이, 정전기 방지 특성을 개선시키기 위하여, 게이트 전극의 길이를 증대시키게 되면, 이에 비례하여 액티브 영역의 크기 또한 증대되므로, 전체적인 칩 사이즈가 증대되는 문제점이 발생되었다.However, if the length of the gate electrode is increased in order to improve the antistatic characteristics as described above, the size of the active region is increased in proportion to the increase in the length of the gate electrode, thereby increasing the overall chip size.
따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 본 발명의 정전기 방지 회로에 있어서, 정전기 방지 회로가 형성되는 액티브 영역의 설계를 변경하여, 게이트 전극의 길이는 상대적으로 증대시키는 한편, 액티브 영역의 면적은 감소시키어, 칩 사이즈를 감소시킬 수 있는 정전기 방지 장치를 제공하는 것을 목적으로 한다.SUMMARY OF THE INVENTION Accordingly, the present invention has been made keeping in mind the above problems occurring in the prior art, and it is an object of the present invention to provide an electrostatic discharge protection circuit which is capable of increasing the length of the gate electrode, An object of the present invention is to provide an antistatic device capable of reducing the area of the active area and reducing the chip size.
도 1는 종래의 정전기 방지 장치의 평면도,1 is a plan view of a conventional antistatic device,
도 2는 도 1를 Ⅱ-Ⅱ' 선으로 절단하여 나타낸 단면도.Fig. 2 is a cross-sectional view taken along line II-II 'of Fig. 1; Fig.
도 3은 본 발명의 제 1 실시예에 따른 정전기 방지 장치를 나타낸 평면도.3 is a plan view of an antistatic device according to a first embodiment of the present invention.
도 4는 도 3의 Ⅳ-Ⅳ' 선에 따라 절단하여 나타낸 단면도.4 is a cross-sectional view taken along the line IV-IV 'of FIG. 3;
도 5는 본 발명의 제 2 실시예에 따른 정전기 방지 장치를 나타낸 평면도.5 is a plan view of an antistatic device according to a second embodiment of the present invention.
*도면의 주요 부분에 대한 부호의 설명*Description of the Related Art [0002]
1 : 반도체 기판4 : 게이트 전극1: semiconductor substrate 4: gate electrode
6 : 접합 영역100 : 실리사이드6: junction region 100: silicide
A : 액티브 영역C : 콘택A: active region C: contact
상기한 본 발명의 목적을 달성하기 위하여, 본 발명은 정전기 방지 회로가 형성되는 액티브 영역; 액티브 영역 상부의 장방향으로 형성되는 게이트 전극; 게이트 전극 양측의 액티브 영역에 형성되고, 정전기 발생시 정전기를 입력받아 출력하는 접합 영역; 상기 접합 영역 상부에 형성되는 실리사이드막; 상기 접합 영역 상부의 실리사이드막과 콘택되는 전극 배선을 포함하며, 상기 액티브 영역은 입력측 접합 영역 또는 출력측 접합 영역 중 어느 하나의 일측 가장 자리 부분을 제외하고, 제거하는 것을 특징으로 한다.According to an aspect of the present invention, there is provided an electrostatic discharge protection circuit comprising: an active region in which an anti-static circuit is formed; A gate electrode formed in the longitudinal direction of the upper portion of the active region; A junction region formed in the active region on both sides of the gate electrode and receiving and outputting static electricity when static electricity is generated; A silicide film formed on the junction region; And an electrode wiring which is in contact with the silicide film above the junction region, wherein the active region is removed except for one side edge portion of either the input side junction region or the output side junction region.
또한, 본 발명은, 정전기 방지 회로가 형성되는 액티브 영역; 액티브 영역 상부의 장방향으로 형성되는 게이트 전극; 게이트 전극 양측의 액티브 영역에 형성되고, 정전기 발생시 정전기를 입력받아 출력하는 접합 영역; 상기 접합 영역 상부에 형성되는 실리사이드막; 상기 접합 영역 상부의 실리사이드막과 콘택되는 전극 배선을 포함하며, 상기 액티브 영역은, 입력측 접합 영역 및 출력측 접합 영역의 일측 가장 자리 부분을 제외하고, 제거하는 것을 특징으로 한다.The present invention also relates to an active region in which an anti-static circuit is formed; A gate electrode formed in the longitudinal direction of the upper portion of the active region; A junction region formed in the active region on both sides of the gate electrode and receiving and outputting static electricity when static electricity is generated; A silicide film formed on the junction region; And an electrode wiring which is in contact with the silicide film above the junction region, wherein the active region is removed except for one side edge portion of the input side junction region and the output side junction region.
본 발명에 의하면, 정전기 방지 장치에 있어서, 정전기 방지 장치의 액티브 영역을 소정 부분 식각하여, 칩사이즈를 감소시키는 한편, 액티브 영역내의 접합 영역 상부에 실리사이드막을 형성하여, 액티브 영역의 면적을 감소시킴에 따라 발생되는 전기적 특성 저하 방지할 수 있다.According to the present invention, in the antistatic device, the active area of the antistatic device is partially etched to reduce the chip size, and the silicide film is formed on the junction area in the active area to reduce the area of the active area It is possible to prevent the electrical characteristics from being lowered.
[실시예][Example]
이하, 첨부한 도면에 의거하여, 본 발명의 바람직한 실시예를 자세히 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
첨부한 도면 도 3는 본 발명의 제 1 실시예에 따른 정전기 방지 회로 영역을 나타낸 평면도이고, 도 4는 도 3를 Ⅳ-Ⅳ' 선으로 절단하여 나타낸 단면도이고, 도 5는 본 발명의 제 2 실시예에 따른 정전기 방지 회로 영역을 나타낸 평면도이다.3 is a cross-sectional view taken along the line IV-IV 'in FIG. 3, and FIG. 5 is a cross-sectional view of the second 1 is a plan view of an antistatic circuit region according to an embodiment.
먼저, 도 3에 의거하여 본 발명의 제 1 실시예를 설명하도록 한다.First, the first embodiment of the present invention will be described with reference to FIG.
본 발명의 제 1 실시예에 따른 액티브 영역(A)은, 도 3에 도시된 바와 같이, 액티브 영역(A)은 입력단측의 접합 영역 예정 부위 또는 출력단측의 접합 영역 예정 부위가 소정 부분 제거시키므로서 "┙"자 형상 또는 "L" 자 형태로 형성된다. 액티브 영역(A) 상부에는 장방향으로 게이트 전극(4)이 종래와 동일한 크기로 형성된다. 이때, 게이트 전극(4)은 액티브 영역의 일부분이 제거된 것에 의하여, 상대적인 길이는 길어지게 된다. 게이트 전극 양옆 액티브 영역에는 정전기를 입력하고, 입력된 정전기를 타측 접합 영역으로 전달하여 출력하는 접합 영역(도시되지 않음)이 형성되고, 접합 영역은 금속 배선(도시되지 않음)과 콘택되어, 정전기를 입력 및 출력되도록 한다. 여기서, 소정 부분이 제거되는 입력단측의 접합 영역 또는 출력단 접합 영역은 적어도 한개 이상은 금속 배선과 콘택되고, 제거되지 않는 접합 영역은 다수개의 금속 배선과 콘택된다.In the active region A according to the first embodiment of the present invention, as shown in Fig. 3, the active region A removes a predetermined portion of the junction region scheduled region on the input side or the junction region on the output side side Or "L" shape. On the upper part of the active region A, the gate electrode 4 is formed to have the same size as the conventional one. At this time, since the gate electrode 4 is partially removed from the active region, the relative length becomes longer. A junction region (not shown) is formed in the active regions on both sides of the gate electrode to receive static electricity and to transfer the inputted static electricity to the other junction region to output the junction region. The junction region is contacted with a metal wiring (not shown) Input and output. At least one of the junction regions or the output end junction regions at the input end side where the predetermined portion is removed is contacted with the metal wirings, and the junction region that is not removed is contacted with the plurality of metal wirings.
이때, 접합 영역의 소정 부분이 제거됨에 따라, 정전기 방지 장치의 전도 특성이 저하된다. 이를 보상하는 위하여 본 발명에서는 접합 영역 상단에 전이 금속막 예를들어, 티타늄, 텅스텐등을 주성분으로 하는 실리사이드막(100)이 형성된다. 이 실리사이드막(100)에 의하여, 접합 영역 부위가 감소되어도 정전기를 전달하는 속도가 개선되고, 액티브 영역의 면적은 감소되어, 고집적화를 달성할 수 있다.At this time, as the predetermined portion of the joint region is removed, the conductive characteristic of the antistatic device is deteriorated. In order to compensate for this, in the present invention, a silicide film 100 composed mainly of a transition metal film, for example, titanium, tungsten, or the like, is formed on the top of the junction region. With this silicide film 100, the speed of transferring the static electricity is improved and the area of the active region is reduced even if the junction region is reduced, thereby achieving high integration.
도 4는 도 3를 Ⅳ-Ⅳ' 선으로 절단하여 나타낸 단면도로서, 반도체 기판(1)의 적소에 공지된 필드 산화 방식에 의하여 필드 산화막(2)을 형성하여, 액티브 영역(A)을 한정하고, 결과물 상부에 게이트 산화막(3)과 폴리실리콘막이 순차적 형성된다음, 액티브 영역의 중앙 부위에 위치하도록 패터닝하여 게이트 전극(5)이 형성된다. 그후에, 게이트 전극(5) 양옆의 액티브 영역에 접합 영역(6)이 공지된 이온 주입 공정에 의하여 형성된 후, 접합 영역(6) 상부에는 접합 영역 부위의 전도 특성을 개선하기 위한 실리사이드막(100) 예를들어, 티타늄 실리사이드막이 형성된다.4 is a cross-sectional view taken along line IV-IV 'of FIG. 3, in which a field oxide film 2 is formed by a field oxidation method known in place of the semiconductor substrate 1 to define the active region A A gate oxide film 3 and a polysilicon film are sequentially formed on the resultant structure, and then the gate electrode 5 is formed by patterning the polysilicon film so as to be positioned at the central portion of the active region. Thereafter, a silicide film 100 is formed on the junction region 6 to improve the conduction characteristics at the junction region, after the junction region 6 is formed in the active region on both sides of the gate electrode 5 by a known ion implantation process, For example, a titanium silicide film is formed.
그후, 구조물 전면에 층간 절연막(7)이 형성되고, 층간 절연막(7)은 접합 영역 상부(6)에 형성된 실리사이드막(7)의 소정 부분이 노출되도록 식각되어, 콘택홀을 형성한다음, 콘택홀내에 실리사이드막(100)과 콘택되도록 금속 배선을 형성하여, 정전기 방지 회로를 완성한다.Thereafter, an interlayer insulating film 7 is formed on the entire surface of the structure, and the interlayer insulating film 7 is etched so that a predetermined portion of the silicide film 7 formed on the junction region upper portion 6 is exposed to form a contact hole, A metal wiring is formed so as to be in contact with the silicide film 100 in the hole, thereby completing an antistatic circuit.
도 5는 본 발명의 제 2 실시예에 따른 정전기 방지 회로 영역을 나타낸 평면도로서, 접합 영역 예정 부위 즉, 입력단측의 접합 영역 및 출력단측의 접합 영역 예정 부위의 소정 부분을 식각하여, 액티브 영역(A)이 형성된다.FIG. 5 is a plan view showing an antistatic circuit region according to a second embodiment of the present invention, in which a predetermined region of a junction region scheduled region, that is, a junction region on the input end side and a predetermined junction region on the output end side is etched to form an active region A) is formed.
이때, 식각되지 않는 접합 영역 예정 부위는 게이트 전극 예정 영역을 기준으로 대칭되거나, 그렇지 않으면 90°회전된 Z자와 같이 비대칭적으로 형성된다.At this time, the un-etched junction region is formed symmetrically with respect to the predetermined region of the gate electrode, or asymmetrically with the Z-shaped portion rotated by 90 °.
한편, 본 실시예도 제 1 실시예와 마찬가지로, 제거된 접합 영역의 면적을 보상하기 위하여, 접합 영역 상부에 실리사이드막(100)을 형성하므로써 정전기 방지 회로의 전기적 특성이 개선된다.On the other hand, in this embodiment as well as in the first embodiment, the electrical characteristics of the antistatic circuit are improved by forming the silicide film 100 on the junction region to compensate the area of the removed junction region.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 정전기 방지 장치에 있어서, 정전기 방지 장치의 액티브 영역을 소정 부분 식각하여, 칩사이즈를 감소시키는 한편, 액티브 영역내의 접합 영역 상부에 실리사이드막을 형성하여, 액티브 영역의 면적을 감소시킴에 따라 발생되는 전기적 특성 저하 방지할 수 있다.As described in detail above, according to the present invention, in the static electricity prevention device, the active area of the static electricity prevention device is partially etched to reduce the chip size, and the silicide film is formed in the upper part of the junction area in the active area, The decrease in the area of the region can be prevented and the electrical characteristics generated can be prevented from being lowered.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960047829A KR100406586B1 (en) | 1996-10-23 | 1996-10-23 | Apparatus for preventing electrostatic discharge(esd) |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960047829A KR100406586B1 (en) | 1996-10-23 | 1996-10-23 | Apparatus for preventing electrostatic discharge(esd) |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980028690A KR19980028690A (en) | 1998-07-15 |
| KR100406586B1 true KR100406586B1 (en) | 2004-02-14 |
Family
ID=37422710
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960047829A KR100406586B1 (en) | 1996-10-23 | 1996-10-23 | Apparatus for preventing electrostatic discharge(esd) |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100406586B1 (en) |
-
1996
- 1996-10-23 KR KR1019960047829A patent/KR100406586B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980028690A (en) | 1998-07-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0161983B1 (en) | Input protection arrangement for vlsi integrated circuit devices | |
| US4926243A (en) | High voltage MOS field effect semiconductor device | |
| US20050059202A1 (en) | Silicon on insulator device and layout method of the same | |
| US5650651A (en) | Plasma damage reduction device for sub-half micron technology | |
| JP2872585B2 (en) | Field effect transistor and manufacturing method thereof | |
| US5545572A (en) | Method for fabricating electrostatic discharge protecting transistor | |
| US6462384B2 (en) | Semiconductor device for ESD protection | |
| US5081514A (en) | Protection circuit associated with input terminal of semiconductor device | |
| KR100406586B1 (en) | Apparatus for preventing electrostatic discharge(esd) | |
| KR950000519B1 (en) | Manufacturing method of self align contact using poly-silicon layer | |
| JP3621949B2 (en) | Transistor device incorporating a voltage protection arrangement | |
| KR100333107B1 (en) | Semiconductor device | |
| US4162506A (en) | Semiconductor integrated circuit device with dual thickness poly-silicon wiring | |
| KR100209375B1 (en) | Semiconductor device having electro-static discharge circuit | |
| KR100560968B1 (en) | Liquid crystal display and manufacturing method having two or more shorting bars | |
| KR100575861B1 (en) | structure of ESD protection in semiconductor device | |
| JPH01185974A (en) | Mis-fet | |
| US5075754A (en) | Semiconductor device having improved withstanding voltage characteristics | |
| KR100290790B1 (en) | Antistatic Structure of Semiconductor Device and Manufacturing Method Thereof | |
| US20030067020A1 (en) | Semiconductor device | |
| KR100220300B1 (en) | Manufacture of semiconductor device | |
| JPS627167A (en) | Formation of diode | |
| JPH0130301B2 (en) | ||
| KR0165359B1 (en) | Spacer for electrode protection and its formation method of semiconductor device | |
| KR200183767Y1 (en) | Semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |