JPS627167A - Formation of diode - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は絶縁基板上に形成する集積回路の保護ダイオー
ドの形成方法に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a method of forming a protection diode for an integrated circuit formed on an insulating substrate.
この発明は、絶縁基板上に形成する集積回路の保護ダイ
オードの形成方法において、
ソース・ドレイン電極取り出しのための開口部の形成と
同時にダイオードのゲート電極上の絶縁層にも開口部を
形成し、更に該ゲート電極を除去することにより、
静電破壊に強く、かつ確実な動作を行うダイオードを、
プロセス上特に工程数を増加させることもなく形成する
ものである。The present invention provides a method for forming a protection diode for an integrated circuit formed on an insulating substrate, in which an opening is formed in an insulating layer on a gate electrode of the diode at the same time as an opening is formed for taking out a source/drain electrode. Furthermore, by removing the gate electrode, we can create a diode that is resistant to electrostatic discharge damage and operates reliably.
It can be formed without particularly increasing the number of steps in the process.
絶縁基板上に集積回路を形成する半導体装置においては
、定格外の誤った使用や大きな外部雑音により、当該集
積回路のＴＰＴ（ｍ膜トランジスタ）等のデバイスの劣
化や破壊等が生ずることがある。このようなデバイスの
劣化や破壊等を防止するため、集積回路には保護回路が
設けられ、例えば、第３図に示すような保護ダイオード
を用いた保護回路が知られている。In a semiconductor device in which an integrated circuit is formed on an insulating substrate, devices such as a TPT (m-film transistor) of the integrated circuit may be deteriorated or destroyed due to incorrect use outside the rated range or large external noise. In order to prevent such deterioration and destruction of devices, integrated circuits are provided with protection circuits, and for example, a protection circuit using a protection diode as shown in FIG. 3 is known.
第３図に示す保護ダイオードは、同一の絶縁基板上に同
一のプロセスを経て形成されるＴＦ−Ｔと同様に形成さ
れ、ゲート５１とドレイン５２を接続した構造のダイオ
ードになっている。そして、例えばパッド電極等と接続
する回路の入力部５３に接続し、過電圧等に際して回路
を保護している。The protection diode shown in FIG. 3 is formed in the same way as the TF-T, which is formed on the same insulating substrate through the same process, and has a structure in which a gate 51 and a drain 52 are connected. For example, it is connected to an input section 53 of a circuit that is connected to a pad electrode, etc., to protect the circuit in the event of an overvoltage or the like.
このような保護ダイオードの一例を第４図の断面図を用
いて説明する。An example of such a protection diode will be explained using the cross-sectional view of FIG. 4.
絶縁基板として酸化シリコン基板６１上の薄い層にソー
ス、ドレイン、チャンネルに該当する各領域６３．６２
．６４が形成され、更に、被覆絶縁膜６９、ゲート絶縁
膜６５及びゲート電極６６が被着形成されている。上記
各領域６３．６２．６４はシリコン等の半導体材・料で
形成され、該領域６３．６２は上記ゲート電極６６によ
るセルファラインでＮ型の不純物が導入されて活性化し
、該領域６４はＩ領域（真性半導体領域）あるいはＰ型
の領域になっている。上記被覆絶縁膜６９や上記ゲート
絶縁膜６５は酸化シリコン等で形成されており、上記ゲ
ート電極６６は、不純物を導入して活性化した多結晶シ
リコンで形成されている。Regions 63 and 62 corresponding to the source, drain, and channel are formed in a thin layer on a silicon oxide substrate 61 as an insulating substrate.
．． In addition, a covering insulating film 69, a gate insulating film 65, and a gate electrode 66 are formed. The regions 63, 62, and 64 are formed of a semiconductor material such as silicon, and the regions 63, 62 are activated by introducing N-type impurities into the self-alignment line formed by the gate electrode 66, and the regions 64 are made of an I (intrinsic semiconductor region) or P-type region. The covering insulating film 69 and the gate insulating film 65 are made of silicon oxide or the like, and the gate electrode 66 is made of polycrystalline silicon activated by introducing impurities.
そして、上記領域６３．６２にはそれぞれコンタクトホ
ールを介してＡ４電極６７．６８が取り付けられ、該Ａ
ｊ２電極６７は集積回路の入力部等に接続し、該Ａ、ｆ
ｉ電極６８は上記多結晶シリコンで形成されたゲート電
極６６と共にアースに接続している。A4 electrodes 67 and 68 are attached to the areas 63 and 62 through contact holes, respectively.
The j2 electrode 67 is connected to the input part of the integrated circuit, etc., and
The i-electrode 68 is connected to ground together with the gate electrode 66 made of polycrystalline silicon.
このような構造の保護ダイオードは、絶縁基板上に集積
回路を構成するＴＰＴのプロセスを変更することなく同
様に形成され、過電圧等に際して回路を保護している。A protection diode having such a structure is similarly formed on an insulating substrate without changing the TPT process that constitutes an integrated circuit, and protects the circuit in the event of an overvoltage or the like.
また、他の従来の保護ダイオードとしては、第５図に示
す構造の保護ダイオードもあり、同様に絶縁基板として
酸化シリコン基板８１上の薄い層にソース、ドレイン、
チャンネルに該当する各領域８３．８２．８４が形成さ
れ、更に、被覆絶縁膜８８、絶縁膜８５が被着形成され
ている。上記領域８３．８２にはＮ型の不純物が導入さ
れ、゛上記領域８４はＰ型の領域或いはＩ領域となって
いる。そして、上記領域８３．８２にはコンタクトホー
ルを介してＡｌ電極８６．８７がそれぞれ取り付けられ
ている。この第５図に示す保護ダイオードはゲート電極
が存在しない構造となっており、上記従来の一例と同様
に過電圧等に際して回路を保護することになる。In addition, as another conventional protection diode, there is also a protection diode having the structure shown in FIG. 5, in which the source, drain, and
Regions 83, 82, and 84 corresponding to channels are formed, and furthermore, a covering insulating film 88 and an insulating film 85 are deposited. N-type impurities are introduced into the regions 83 and 82, and the region 84 becomes a P-type region or an I region. Al electrodes 86 and 87 are attached to the regions 83 and 82 through contact holes, respectively. The protection diode shown in FIG. 5 has a structure without a gate electrode, and protects the circuit in the event of an overvoltage or the like, similar to the conventional example described above.
第４図及び第５図に示したような構造の保護ダイオード
は、次に述べるような問題点を有している。The protection diode having the structure shown in FIGS. 4 and 5 has the following problems.
先ず、第４図に示す構造の保護ダイオードは、静電破壊
に対して弱い構造であるといった欠点がある。即ち、所
謂５ＯＩ（シリコン オン インシュレーター） Ｌ
ＳＩとしての集積回路は絶縁基板上に形成されているが
、回路の入力部例えばパッド電極等に静電荷が帯電する
ことがあり、回路が絶縁基板上に形成されているため帯
電した電荷がリークせず、当該保護ダイオードを静電破
壊して、入力部がゲート電極６６を介して直接アースに
接続する虞れがある。First, the protection diode having the structure shown in FIG. 4 has a disadvantage in that it is susceptible to electrostatic damage. That is, so-called 5OI (silicon on insulator) L
Integrated circuits as SI are formed on insulating substrates, but the input parts of the circuits, such as pad electrodes, may be charged with static charges, and since the circuits are formed on insulating substrates, the charged charges may leak. Otherwise, there is a risk that the protection diode will be damaged by electrostatic discharge and the input section will be directly connected to the ground via the gate electrode 66.
このような保護ダイオードの静電破壊を防止するために
、アースとゲート電極６６を接続せずに使用する場合は
、当該ゲート電極６６がフローティングゲートとして作
用し、電荷が蓄積されてＯＮ状態となることが有り、メ
モリーのように動作して保護ダイオードとしての機能が
得られなくなる場合がある。In order to prevent such electrostatic damage to the protection diode, when the gate electrode 66 is used without being connected to the ground, the gate electrode 66 acts as a floating gate, accumulates charge, and becomes an ON state. In some cases, the diode may act like a memory and cannot function as a protection diode.
一方、第５図に示すようなゲート電極を設けない構造の
保護ダイオードは、上記静電破壊等の問題は生じない。On the other hand, a protection diode having a structure without a gate electrode as shown in FIG. 5 does not suffer from the above-mentioned problems such as electrostatic discharge damage.
しかしながら、ゲート電極を設けない保護ダイオードは
、プロセス上の簡便性を欠くといった問題点を有してい
る。すなわち、上述したように保護ダイオードは、絶縁
基板上に集積回路を構成するＴＰＴ等と同時に形成され
、該ＴＰＴのソース領域、ドレイン領域はセルファライ
ンで形成される。しかしゲート電極を有しない保護ダイ
オードの領域８３．８２の形成は、セルファラインで形
成することができないためマスクが１枚余分に必要とさ
れ、マスク合わせや不純物導人等の工程が付加されて製
造上の工程数が増加することになる。However, a protection diode without a gate electrode has a problem in that it lacks process simplicity. That is, as described above, the protection diode is formed on the insulating substrate at the same time as the TPT, etc. that constitute the integrated circuit, and the source region and drain region of the TPT are formed by self-line. However, the formation of the protective diode regions 83 and 82 that do not have gate electrodes cannot be formed using self-line, so an extra mask is required, and processes such as mask alignment and impurity conductor are added. The number of steps above will increase.
そこで、本発明は上述の問題点に鑑み、静電破壊等の問
題もな（確実に動作するダイオードを、特に工程数を増
加させることもなく製造することの可能なダイオードの
形成方法を提供することを目的とする。Therefore, in view of the above-mentioned problems, the present invention provides a method for forming a diode that can manufacture a diode that operates reliably without problems such as electrostatic damage (without increasing the number of steps). The purpose is to
絶縁基板上の半導・体層に形成した電界効果トランジス
タと同時にダイオードを形成する方法において、
上記電界効果トランジスタのソース・ドレイン電極を形
成した後、該電極の電極取り出し部の絶縁層に開口部を
設けると共に上記ダイオードのゲート電極上の上記絶縁
層にも開口部を設け、上記開口部に露出したダイオード
のゲート電極を除去することを特徴とするダイオードの
形成方法により上述の問題点を解決する。In a method of forming a diode at the same time as a field effect transistor formed on a semiconductor/body layer on an insulating substrate, after forming the source/drain electrodes of the field effect transistor, an opening is formed in the insulating layer at the electrode extraction part of the electrode. The above-mentioned problems are solved by a method for forming a diode, which is characterized in that an opening is also provided in the insulating layer on the gate electrode of the diode, and the gate electrode of the diode exposed in the opening is removed. .
ダイオードは、電界効果トランジスタと同時に形成され
、製造の途中までは、ゲート電極を同様に設けている。The diode is formed at the same time as the field effect transistor, and the gate electrode is similarly provided until part way through the manufacturing process.
従って、ソース、ドレイン領域に該当する領域を形成す
る場合には、上記電界効果トランジスタと同様にセルフ
ァラインで形成することができる。そして、静電破壊等
を防止して確実な動作を行わせるためゲート電極を後で
除去することとしているが、このゲート電極の除去にお
いては、上記電界効果トランジスタのソース・ドレイン
電極取り出し部の開口と共にゲート電極上 □のｗ
Ａ縁膜を除去して開口するため、ゲート電極除去のため
の個別のフォトレジストの塗布やマスク等は不要であり
、また、除去に際して、通常のエツチングの工程をその
まま応用することにより、ゲート電極を除去することが
できる。すなわち、通常Ｓｉを含有するＡｎ！電極をパ
ターンエツチングする場合には、ＣＦ４等のプラズマエ
ツチングも同時に使用されるが、このＣＦａ等のプラズ
マエツチングを用いて、露出しているポリシリコンの材
料で形成されたゲート電極を除去するため、特に製造工
程が増加することはない。Therefore, when forming regions corresponding to the source and drain regions, they can be formed using self-aligned lines as in the case of the field effect transistor. Then, in order to prevent electrostatic discharge damage and ensure reliable operation, the gate electrode is removed later, but in removing the gate electrode, the opening of the source/drain electrode extraction part of the field effect transistor is and on the gate electrode □w
Since the opening is created by removing the A edge film, there is no need to apply a separate photoresist or mask to remove the gate electrode.In addition, by applying the normal etching process when removing the gate electrode, the gate electrode can be removed. can be removed. That is, An! which normally contains Si! When pattern etching the electrode, plasma etching such as CF4 is also used at the same time, and since the gate electrode formed of the exposed polysilicon material is removed using this plasma etching such as CFa, There is no particular increase in the manufacturing process.
本発明の好適な実施例を図面を参照しながら説明する。 Preferred embodiments of the present invention will be described with reference to the drawings.
本発明の実施例のダイオードの形成方法は、絶縁基板上
に電界効果トランジスタと共に形成され、保護ダイオー
ドとして有用なダイオードを形成するものである。A method for forming a diode according to an embodiment of the present invention is to form a diode that is formed together with a field effect transistor on an insulating substrate and is useful as a protection diode.
この実施例のダイオードの形成方法を工程に従って説明
する。先ず、第１図に示すように絶縁基板として酸化シ
リコン基板１上に薄膜のシリコンが被着形成され、この
薄いシリコン層には、それぞれセルファラインで形成さ
れるＮ型の高濃度不純物領域２．３．１２．１３が形成
されている。The method for forming the diode of this example will be explained step by step. First, as shown in FIG. 1, a thin film of silicon is deposited on a silicon oxide substrate 1 as an insulating substrate, and on this thin silicon layer are N-type high concentration impurity regions 2. 3.12.13 are formed.
上記Ｎ型の高濃度不純物領域２．３の間の領域はＩ ｍ
ｌ域（真性半導体領域）４となっており、これら領域２
．３．４は爾後ダイオードとして機能する。また、上記
Ｎ型の高濃度不純物領域１２．１３の間の領域も、Ｉ領
域であるチャンネル領域１４となっており、これら各領
域１２．１３．１４は爾後電界効果トランジスタとして
機能する。尚、！ ？ｉｌ域４、チャンネル領域１４は
Ｐ型の不純物領域でもよい。これら各領域を有する薄い
シリコン層上には、パターン化されたゲート絶縁膜５．
１５がそれぞれ被着形成され、さらにその上には同様に
パターン化されたポリシリコンを被着してなるゲート電
極６．１６が被着形成されている。The region between the N-type high concentration impurity regions 2.3 is I m
region (intrinsic semiconductor region) 4, and these regions 2
．． 3.4 then functions as a diode. Further, the region between the N-type high concentration impurity regions 12, 13 also serves as a channel region 14, which is an I region, and each of these regions 12, 13, 14 functions as a field effect transistor thereafter. still,! ? The il region 4 and channel region 14 may be P-type impurity regions. On the thin silicon layer having each of these regions, a patterned gate insulating film 5.
15 are deposited on each of them, and gate electrodes 6 and 16 made of similarly patterned polysilicon are deposited thereon.
上記ゲート電極６．１６をマスクとしてセルファライン
で上記高濃度不純物領域２．３．１２．１３を形成後、
全面には例えばＰＳＧ （リン・シリケートガラス）が
保護絶縁膜７として被着される。この全面に被着された
保護絶縁膜７は、電極取り出しのために一部が開口され
る。第１図ａに示すように上記Ｎ型の高濃度不純物領域
２．３．１２．１３の電極取り出し部には、保護絶縁層
７の一部を開口した開口部（コンタクトホール）９．１
０．１９．２０がそれぞれ設けられる。そして、この電
極取り出しのための開口と共に、爾後ダイオードを形成
する側のゲート電極６の上部も開口され、このようにゲ
ート電極６上の保護絶縁膜７を開口して開口部８を設け
ることにより、当該ポリシリコンで形成されたゲート電
極６は露出することになる。After forming the high concentration impurity region 2.3.12.13 in the self-alignment line using the gate electrode 6.16 as a mask,
For example, PSG (phosphorus silicate glass) is deposited as a protective insulating film 7 on the entire surface. A portion of the protective insulating film 7 deposited over the entire surface is opened for taking out the electrodes. As shown in FIG. 1a, an opening (contact hole) 9.1 formed through a part of the protective insulating layer 7 is provided at the electrode extraction portion of the N-type high concentration impurity region 2.3.12.13.
0.19.20 are provided respectively. Along with this opening for taking out the electrode, the upper part of the gate electrode 6 on the side where the diode will be formed is also opened, and by opening the protective insulating film 7 on the gate electrode 6 in this way and providing the opening 8. , the gate electrode 6 formed of the polysilicon is exposed.
続いて、ダイオード側のゲート電極６上の保護絶縁膜を
除去して開口部８を設け、当該ゲート電極６を露出させ
た後、第２図すに示すように、全面にＡＩ層２１を被着
させる。このＡ１層２１はパターンエツチングされて所
定の配線を行うものであり、エレクトロマイグレーショ
ン等の悪影響を緩和するため１％程度のＳｉが含有され
ている。Subsequently, the protective insulating film on the gate electrode 6 on the diode side is removed to form an opening 8 to expose the gate electrode 6, and then the entire surface is covered with an AI layer 21, as shown in FIG. Let them wear it. This A1 layer 21 is pattern-etched to perform predetermined wiring, and contains about 1% Si to alleviate adverse effects such as electromigration.
そして、この１％程度のＳｌを含有するＡ１１層２１は
、直接上記工程で開口したゲート電極６に開口部８を介
して接続している。The A11 layer 21 containing about 1% of Sl is directly connected to the gate electrode 6 opened in the above step via the opening 8.
このようにＡ１層２１を全面に被着形成後、第１図Ｃに
示すように、該Ａ１層２１をパターンエツチングして、
Ａｇ電極２２．２３．２４．２５を形成して所定の配線
を行うと共にダイオードのゲート電極６を除去する。先
ず、全面に被着されたＡｆｆｉ層２１は、フォトレジス
ト等を使用して所定のパターンにリン酸を用いて除去さ
れる。この場合に、Ａ１層２１は一１％程度のＳｉを含
有するため、通常はＳｉを除去する必要からリン酸によ
るエソ°チングに加えてＣＦ４等を用いたプラズマエツ
チングが行われる。ここで上述したようにポリシリコン
で形成されたゲート電極６は開口し露出しており、この
ようにＣＦ４等を用いたプラズマエツチングを使用する
ことにより、当該ゲート電極６は除去されることなる。After forming the A1 layer 21 on the entire surface in this way, as shown in FIG. 1C, the A1 layer 21 is pattern etched.
Ag electrodes 22, 23, 24, 25 are formed and predetermined wiring is performed, and the gate electrode 6 of the diode is removed. First, the Affi layer 21 deposited on the entire surface is removed using phosphoric acid in a predetermined pattern using photoresist or the like. In this case, since the A1 layer 21 contains about 11% Si, plasma etching using CF4 or the like is normally performed in addition to etching with phosphoric acid to remove Si. Here, as described above, the gate electrode 6 formed of polysilicon is opened and exposed, and by using plasma etching using CF4 or the like in this manner, the gate electrode 6 is removed.
尚、マスクのマージン等の関係からゲート電極６には１
μｍ程度の残部６ａが残されることになる。Note that due to the margin of the mask, etc., the gate electrode 6 has a
A remaining portion 6a of about μm will be left behind.
以上の工程を経て電界効果トランジスタとともにダイオ
ードは形成され、保護ダイオードとして用いた場合には
、ゲート電極を有しないため絶縁基板上でも帯電して絶
縁破壊等が生ずることもなく、また、メモリーとして動
作するようなことはない。Through the above steps, a diode is formed together with a field effect transistor, and when used as a protection diode, it does not have a gate electrode, so it does not charge on the insulating substrate and cause dielectric breakdown, and also works as a memory. There's nothing to do.
このように本実施例のダイオード形成方法は、製造の途
中までは、ダイオードにゲート電極６を電界効果トラン
ジスタと同様に設けている。従って、ソース、ドレイン
領域に該当する領域２．３を上記電界効果トランジスタ
と同様にセルファラインで形成することができ、工程の
簡略化を果たすことができる。そして、静電破壊やフロ
ーティングな状態等を防止して確実な動作を行わせるた
めゲート電極６を除去しているが、上記電界効果トラン
ジスタのソース・ドレイン領域１２．１３上の開口部１
９．２０と同時にゲート電極６上の保護絶縁膜７を除去
して開口部８を形成するため、ゲート電極６の除去のた
めのフォトレジストの塗布やマスク等は不要である。ま
た、上記Ｓｉを含有するＡ１１ｉ２１をパターンエツチ
ングするときに使用するＣＦ４等のプラズマエツチング
を用いて、Ａ１１ｉ２１のパターンエツチングと同時に
露出しているポリシリコンの材料で形成されたゲート電
極６を除去するため、特に製造工程が増加することはな
い。As described above, in the diode forming method of this embodiment, the gate electrode 6 is provided on the diode in the same way as a field effect transistor until the middle of manufacturing. Therefore, the regions 2.3 corresponding to the source and drain regions can be formed by self-alignment as in the field effect transistor described above, and the process can be simplified. The gate electrode 6 is removed in order to prevent electrostatic discharge damage, floating state, etc. and ensure reliable operation.
Since the protective insulating film 7 on the gate electrode 6 is removed at the same time as 9.20 to form the opening 8, there is no need to apply photoresist or use a mask to remove the gate electrode 6. Furthermore, by using plasma etching such as CF4, which is used when pattern etching the Si-containing A11i21, the gate electrode 6 formed of the exposed polysilicon material is removed at the same time as the pattern etching of the A11i21. , there is no particular increase in the manufacturing process.
このようなダイオードの形成方法は、第２図に示す応用
例のように実施することもできる。This method of forming a diode can also be implemented as in the application example shown in FIG.
上述した例と同様にミ絶縁基板３１上に薄いシリコン層
を形成し、該シリコン層には、Ｎ型の高濃度不純物領域
３２．３３がゲート絶縁膜３７を介してポリシリコンに
より形成されるゲート電極をマスクとしてセルファライ
ンで形成される。これら薄いシリコン層、ゲート絶縁膜
３７及びゲート電極は、例えばＰＳＧからなる保護絶縁
膜４５に被覆され、該保護絶縁膜４５には電極取り出し
のため開口部４１．４２が設けられると同時にゲート電
極上に開口部４０が開口される。続いて、１％程度のＳ
ｉを含むＡｌ１層が被着され、パターンエツチングされ
てＡ１電極４３．４４が形成される。このパターンエツ
チングの際には上述したように、ＣＦ４等によるプラズ
マエツチングのため同時にゲート電極も除去されること
になる。そして、本応用例においては、ゲート電極が除
去されたところで該ゲート電極の残部３８．３９をマス
クとしてＰ型の不純物をイオン注入し、上記薄いシリコ
ン層にＰ型の活性領域３６を形成する。As in the above example, a thin silicon layer is formed on the insulating substrate 31, and N-type high concentration impurity regions 32 and 33 are formed on the silicon layer with a gate insulating film 37 interposed therebetween. It is formed by self-alignment using the electrode as a mask. These thin silicon layer, gate insulating film 37, and gate electrode are covered with a protective insulating film 45 made of PSG, for example, and openings 41 and 42 are provided in the protective insulating film 45 for taking out the electrodes, and at the same time, openings 41 and 42 are provided on the gate electrode. The opening 40 is opened. Next, about 1% of S
An Al1 layer containing i is deposited and pattern etched to form Al electrodes 43,44. During this pattern etching, as described above, the gate electrode is also removed at the same time due to plasma etching using CF4 or the like. In this application example, after the gate electrode is removed, P-type impurities are ion-implanted using the remaining portions 38 and 39 of the gate electrode as a mask to form a P-type active region 36 in the thin silicon layer.
すなわち、薄いシリコン層の部分が、Ｎ型不純物領域３
２、■領域３５、Ｐ型不純物領域３６、■領域３４、Ｎ
型不純物領域３３と並ぶように一分割され、しかも、Ｐ
型不純物領域３６の形成には、上記ゲート電極の残部３
８．３９をマスクとするセルファラインで形成すること
ができる。That is, the thin silicon layer portion is the N-type impurity region 3.
2, ■Region 35, P-type impurity region 36, ■Region 34, N
It is divided into one part so as to line up with the type impurity region 33, and
To form the type impurity region 36, the remaining portion 3 of the gate electrode is
It can be formed by a self-line using 8.39 as a mask.
この応用例の場合には、Ｐ型不純物領域３６がセルファ
ラインで形成されることにより、保護ダイオードの微妙
な耐圧の制御が可能であり、また、工程上も特にフォト
マスク等を必要とせず、分割化することができる。In the case of this application example, by forming the P-type impurity region 36 in a self-lined manner, it is possible to delicately control the breakdown voltage of the protection diode, and there is no need for a photomask etc. in the process. Can be divided.
尚、上述した実施例、応用例においては、ソース、ドレ
インに該当する領域にＮ型の不純物を導入したがＰ型の
不純物領域とすることもできる。In the above-described embodiments and application examples, N-type impurities are introduced into the regions corresponding to the source and drain, but P-type impurity regions may also be introduced.
また、１９１域はソース、ドレインに該当する領域に導
入される不純物と反対導電型の不純物によって形成して
もよい。また、応用例において残部をマスクとして形成
する不純物領域は、−導電型に限定されない。また、Ａ
１層を１％程度のＳｔを含有するＡ６−３ｉとしている
が、含有率には限定されない。Further, the region 191 may be formed with an impurity of the opposite conductivity type to the impurity introduced into the regions corresponding to the source and drain. Further, in the applied example, the impurity region formed using the remaining portion as a mask is not limited to the − conductivity type. Also, A
Although one layer is made of A6-3i containing about 1% of St, the content rate is not limited.
本発明のダイオードの形成方法は、ゲート電極のないダ
イオードを形成することができ、゛このダイオードは静
電破壊等の問題もなく確実に動作する。また、プロセス
においては、製造の途中までゲート電極を有しているた
め、セルファラインで高濃度の不純物領域を形成するこ
とができ、工程の短縮が実現される。また、電極取り出
しのための開口と同時にゲート電極上部を開口して、通
常用いられるエツチング工程で該ゲート電極を除去する
ため、ゲート電極除去のためのマスク等は不要であり、
プロセス上も簡便に優れたダイオードを形成することが
できる。The method for forming a diode of the present invention can form a diode without a gate electrode, and this diode operates reliably without problems such as electrostatic discharge damage. Further, in the process, since the gate electrode is provided until the middle of the manufacturing process, a highly concentrated impurity region can be formed in the self-alignment line, and the process can be shortened. Furthermore, since the upper part of the gate electrode is opened at the same time as the opening for taking out the electrode, and the gate electrode is removed by a commonly used etching process, a mask or the like is not required for removing the gate electrode.
An excellent diode can be formed easily in terms of process.
第１図ａ〜第１図Ｃは本発明に係るダイオードの形成方
法の一実施例を示す概略断面図であり、第２図は本発明
に係るダイオードの形成方法の一応用例を示す概略断面
図であり、第３図は保護ダイオードの回路図であり、第
４図及び第５図は従来のダイオードの概略断面図である
。
■・・・酸化シリコン基板
２．３・・・高濃度不純物領域（ダイオード側）１２．
１３・・・高濃度不純物領域（電界効果トランジスタ側
）
６・・・ゲート電極
７・・・保護絶縁膜
８・・・開口部（ゲー、ト電極上）
９．１０．１９．２０・・・開口部
２１・・・Ａ１層
特 許 出 願 人 ソニー株式会社代理人 弁
理士 手漉 見間 田村榮−
第１図ｂ
！マターンエνす〉グ
第１図Ｃ
克・円分１
第２図
Ｕ３路圓
第４図
慌東伸１
１１：！’ｓ１匁1A to 1C are schematic cross-sectional views showing an example of the method for forming a diode according to the present invention, and FIG. 2 is a schematic cross-sectional view showing an example of an application of the method for forming a diode according to the present invention. FIG. 3 is a circuit diagram of a protection diode, and FIGS. 4 and 5 are schematic cross-sectional views of conventional diodes. ■...Silicon oxide substrate 2.3...High concentration impurity region (diode side) 12.
13... High concentration impurity region (field effect transistor side) 6... Gate electrode 7... Protective insulating film 8... Opening (above gate electrode) 9.10.19.20... Opening 21...A1 layer Patent applicant: Sony Corporation agent Patent attorney Teshimi Mima Sakae Tamura - Figure 1 b! Matern E νsu〉G Figure 1 C Katsu・Enbun 1 Figure 2 U3 Route En Figure 4 Shōdōshin 1 11:! 's1 momme
Claims (1)
と同時にダイオードを形成する方法において、 上記電界効果トランジスタのソース・ドレイン電極を形
成した後、該電極の電極取り出し部の絶縁層に開口部を
設けると共に上記ダイオードのゲート電極上の上記絶縁
層にも開口部を設け、上記開口部に露出したダイオード
のゲート電極を除去することを特徴とするダイオードの
形成方法。[Claims] In a method of forming a diode at the same time as a field effect transistor formed on a semiconductor layer on an insulating substrate, after forming a source/drain electrode of the field effect transistor, an insulating layer is formed at an electrode extraction portion of the field effect transistor. A method for forming a diode, comprising: providing an opening in the diode, and also providing an opening in the insulating layer on the gate electrode of the diode, and removing the gate electrode of the diode exposed in the opening.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14608185A JPS627167A (en) | 1985-07-03 | 1985-07-03 | Formation of diode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14608185A JPS627167A (en) | 1985-07-03 | 1985-07-03 | Formation of diode |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS627167A true JPS627167A (en) | 1987-01-14 |
Family
ID=15399683
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14608185A Pending JPS627167A (en) | 1985-07-03 | 1985-07-03 | Formation of diode |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS627167A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6778231B1 (en) | 1991-06-14 | 2004-08-17 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical display device |
| US6975296B1 (en) | 1991-06-14 | 2005-12-13 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and method of driving the same |
| US8355015B2 (en) | 2004-05-21 | 2013-01-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, display device and electronic device including a diode electrically connected to a signal line |
-
1985
- 1985-07-03 JP JP14608185A patent/JPS627167A/en active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6778231B1 (en) | 1991-06-14 | 2004-08-17 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical display device |
| US6975296B1 (en) | 1991-06-14 | 2005-12-13 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and method of driving the same |
| US7928946B2 (en) | 1991-06-14 | 2011-04-19 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and method of driving the same |
| US8355015B2 (en) | 2004-05-21 | 2013-01-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, display device and electronic device including a diode electrically connected to a signal line |
| US8917265B2 (en) | 2004-05-21 | 2014-12-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, display device and electronic device including a current source and a diode electrically connected at an output of the current source |
| US9536937B2 (en) | 2004-05-21 | 2017-01-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having a rectifying element connected to a pixel of a display device |
| US10115350B2 (en) | 2004-05-21 | 2018-10-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having rectifying elements connected to a pixel of a display device |
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