KR19990057718A

KR19990057718A - Complex memory device with data input / output control block included in logic circuit

Info

Publication number: KR19990057718A
Application number: KR1019970077790A
Authority: KR
Inventors: 원종학
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1997-12-30
Filing date: 1997-12-30
Publication date: 1999-07-15

Abstract

본 발명은 데이터 입출력 제어 블럭을 메모리부가 아닌 로직 회로부에 내장함으로써 메모리부의 면적을 감소시키기 위한 데이터 입출력 제어 블록이 로직 회로부에 포함된 복합화 메모리 장치를 개시한다. 이는 메모리부, 및 상기 메모리부에서 발생한 제 1 제어 신호에의해 인에이블되고 상기 메모리 부에 입출력되는 데이터의 수를 제어하는 제 2 제어 신호를 발생하는 데이터 입출력 제어 블럭을 포함하는 로직 회로부를 구비하고, 상기 데이터는 상기 데이터 입출력 제어 블록을 통해 상기 메모리부로 리드 또는 라이트된다.The present invention discloses a complex memory device in which a data input / output control block for reducing an area of a memory unit is included in a logic circuit unit by embedding the data input / output control block in a logic circuit unit rather than a memory unit. It has a logic circuit section including a memory section and a data input / output control block for generating a second control signal that is enabled by a first control signal generated in the memory section and controls a number of data input / output to the memory section. The data is read or written to the memory unit through the data input / output control block.

Description

A complex memory device in which a data input / output control block is included in a logic circuit.

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 메모리부와 로직 회로부로 이루어진 복합화 메모리 장치에서 상기 메모리부의 면적을 감소시키기 위한 데이터 입출력 제어 블록이 로직 회로부에 포함된 복합화 메모리 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, to a complex memory device including a data input / output control block for reducing an area of the memory unit in a complex memory device including a memory unit and a logic circuit unit.

복합화 메모리 장치는 시스템이 경박단소(輕薄短所), 고성능화, 저전력화를 해결하기한 것으로 디램(DRAM) 또는 에스램(SRAM)을 버퍼 메모리로하고 상기 버퍼 메모리와 상기 버퍼 메모리의 기능(function)에 맞는 로직(Logic) 회로를 하나의 칩으로 완성한 반도체 메모리 장치이다.The complex memory device is a system that solves light weight, small size, high performance, and low power. The DRAM or SRAM is used as the buffer memory, and the function of the buffer memory and the buffer memory It is a semiconductor memory device that combines a suitable logic circuit into one chip.

디램(DRAM)은 그 자체로서 완전한 칩(chip)이 되므로 데이터 입출력 옵션 설계시 디램 내부에 관련 제어 회로, 특히 데이터 입출력 수를 제어하는 신호를 발생하는 제어 회로를 내장해야한다.Since DRAM is a complete chip in itself, when designing data input / output options, it is necessary to integrate a control circuit that generates a control circuit, particularly a signal for controlling the number of data input / output, inside the DRAM.

도 1은 종래 기술에 의한 디램칩의 블럭도이다.1 is a block diagram of a DRAM chip according to the prior art.

상기 도 1을 참조하면, 디램칩(1)은 다수의 메모리 셀들로 이루어진 메모리코아(2)와 상기 메모리 코아(2)로 데이터를 리드 또는 라이트하기 위한 회로들로 이루어진 주변회로부(3)를 포함한다.Referring to FIG. 1, the DRAM chip 1 includes a memory core 2 including a plurality of memory cells and a peripheral circuit part 3 including circuits for reading or writing data to the memory core 2. do.

상기 주변회로부(3)는 센스 증폭기들(SA0∼SA15), 라이트 드라이버들(WD0∼WD15), 데이터 입력 버퍼들(DI0∼DI15), 데이터 출력 버퍼(DOUT0∼DOUT15), 및 데이터 입출력 제어 블럭(4)을 포함한다.The peripheral circuit unit 3 includes sense amplifiers SA0 to SA15, write drivers WD0 to WD15, data input buffers DI0 to DI15, data output buffers DOUT0 to DOUT15, and a data input / output control block ( 4) is included.

상기 데이터 입출력 제어 블럭(4)은 데이터 입출력 패드들(도시하지 않음)을 구비하고 데이터 입출력 옵션용 칼럼 어드레스(CAi)를 입력으로하여 상기 데이터 입출력 옵션용 칼럼 어드레스(CAi)의 논리 상태에 따라 상기 센스 증폭기들(SA0∼SA15)과 상기 라이트 드라이버들(WD0∼WD15)을 선택적으로 구동하는 제어 신호(C)를 발생한다.The data input / output control block 4 includes data input / output pads (not shown) and inputs a data input / output option column address CAi according to a logic state of the data input / output option column address CAi. A control signal C for selectively driving the sense amplifiers SA0 to SA15 and the write drivers WD0 to WD15 is generated.

상기 디램 칩(1)이 16비트(bit)로 동작될 경우, 즉 상기 디램 칩(1)으로 16비트의 데이터가 리드 또는 라이트되는 경우를 설명하면 다음과 같다.When the DRAM chip 1 is operated with 16 bits, that is, when 16 bits of data are read or written to the DRAM chip 1, the following description will be given.

이때 상기 데이터 입출력 제어 블럭(4)은 16개의 데이터 입출력 패드들을 구비해야한다.In this case, the data input / output control block 4 should have 16 data input / output pads.

상기 메모리 코아(2)의 메모리 셀에 저장된 데이터를 리드(read)하기 위해서는 상기 16개의 센스 증폭기들(SA0∼SA15)이 모두 동작하고 상기 센스 증폭기들(SA0∼SA15)에서 출력된 16비트의 데이터는 상기 데이터 입출력 제어 블럭(4)에 형성된 16개의 데이터 입출력 패드 및 상기 16개의 데이터 출력 버퍼들(DOUT0∼DOUT15)을 통해 상기 디램 칩(1) 외부로 출력된다.In order to read the data stored in the memory cell of the memory core 2, all of the 16 sense amplifiers SA0 to SA15 operate and 16-bit data output from the sense amplifiers SA0 to SA15. Is output to the outside of the DRAM chip 1 through the 16 data input / output pads formed in the data input / output control block 4 and the 16 data output buffers DOUT0 to DOUT15.

상기 메모리 코아(2)의 메모리 셀에 16비트의 데이터를 라이트(write)하기 위해서는 상기 디램 칩(1)은 외부로부터 입력된 16비트의 데이터는 상기 데이터 입력 버퍼들(DI0∼DI15), 상기 데이터 입출력 제어 블럭(4), 및 상기 라이트 드라이버들(WD0∼WD15)을 차례로 경유하여 상기 메모리 코아(2)의 메모리 셀에 라이트된다.In order to write 16 bits of data to a memory cell of the memory core 2, the DRAM chip 1 may include 16 bits of data input from the outside of the data input buffers DI0 to DI15 and the data. The memory cells of the memory core 2 are written to via the input / output control block 4 and the write drivers WD0 to WD15.

이때 상기 데이터 입출력 제어 블럭(4)은 상기 센스 증폭기들(SA0∼SA15), 및 상기 라이트 드라이버들(WD0∼WD15)을 제어하지 않고 다만 16개의 데이터 입출력 패드(DQ)를 통해 데이터를 전달하는 역할을 한다.In this case, the data input / output control block 4 transmits data through only 16 data input / output pads DQ without controlling the sense amplifiers SA0 to SA15 and the write drivers WD0 to WD15. Do it.

이어서 상기 디램 칩(1)이 8비트(bit)로 동작될 경우, 즉 상기 디램 칩(1)으로 8비트의 데이터가 리드 또는 라이트되는 경우를 설명하면 다음과 같다.Subsequently, when the DRAM chip 1 is operated with 8 bits, that is, when 8 bits of data are read or written to the DRAM chip 1 will be described.

이때 상기 데이터 입출력 제어 블럭(4)은 8개의 데이터 입출력 패드들을 구비해야한다.In this case, the data input / output control block 4 should have eight data input / output pads.

먼저 상기 메모리 코아(2)의 메모리 셀에 저장된 데이터를 리드(read)하는 경우를 살펴보면, 상기 데이터 입출력 옵션용 칼럼 어드레스(CAi)가 논리 로우("0")이면 상기 제어 신호(C)는 상기 센스 증폭기들(SA0∼SA15) 중 짝수번 센스 증폭기들(SA0,SA2,∼,SA14)을 인에이블하고 홀수번 센스 증폭기들(SA1,SA3,∼,SA15)을 디세이블한다. 이때 상기 데이터 입출력 제어 블럭(4)은 상기 짝수번 센스 증폭기들(SA0,SA2,∼,SA14)에서 출력된 데이터 중 어느 하나와 홀수번 센스 증폭기들(SA1,SA3,∼,SA15)에서 출력된 데이터 중 어느 하나, 예컨대 0번 및 1번 센스 증폭기(SA0,SA1)에서 출력된 데이터를 입력으로하여 그 중 하나를 선택하여 출력하는 8개의 멀티플렉서들을 구비한다.First, a case of reading data stored in a memory cell of the memory core 2 will be described. When the data input / output option column address CAi is a logic low (“0”), the control signal C may be configured to read the data. Even-numbered sense amplifiers SA0, SA2, and SA14 of the sense amplifiers SA0 to SA15 are enabled and odd-numbered sense amplifiers SA1, SA3, and SA15 are disabled. In this case, the data input / output control block 4 outputs any one of the data output from the even-numbered sense amplifiers SA0, SA2, and SA14 and the odd-numbered sense amplifiers SA1, SA3, and SA15. Eight multiplexers for inputting the data output from any one of the data, for example, the 0 and 1 sense amplifiers SA0 and SA1, are selected and output.

따라서 인에이블된 상기 짝수번 센스 증폭기들(SA0,SA2,∼,SA14)을 통해 출력된 8비트의 데이터는 8개의 데이터 입출력 패드와 상기 8개의 데이터 입출력 패드에 연결된 짝수번 데이터 출력 버퍼들(DOUT0,DOUT2,∼,DOUT14)들 통해 상기 디램칩(1)의 외부로 리드된다.Therefore, the 8-bit data output through the enabled even-numbered sense amplifiers SA0, SA2, and SA14 may include eight data input / output pads and even data output buffers DOUT0 connected to the eight data input / output pads. And DOUT2 through DOUT14 are external to the DRAM chip 1.

만일 상기 데이터 입출력 옵션용 칼럼 어드레스(CAi)가 논리 하이("1")이면, 상기 제어 신호(C)는 상기 센스 증폭기들(SA0∼SA15) 중 홀수번 센스 증폭기들(SA1,SA3,∼,SA15)을 인에이블하고 상기 짝수번 센스 증폭기들(SA0, SA2,∼,SA14)을 디세이블함으로써 8비트의 데이터는 상기 홀수번 센스 증폭기들(SA1,SA3,∼,SA15) 및 홀수번 데이터 출력 버퍼들(DOUT1,DOUT3,∼,DOUT15)을 통해 상기 디램칩(1)의 외부로 리드된다.If the column address CAi for the data input / output option is logic high (“1”), the control signal C may be odd-numbered sense amplifiers SA1 to SA3 of the sense amplifiers SA0 to SA15. Enabling SA15 and disabling the even-numbered sense amplifiers SA0, SA2, SA14, 8-bit data outputs the odd-numbered sense amplifiers SA1, SA3, SA15 and odd-numbered data outputs. It is read out of the DRAM chip 1 through the buffers DOUT1, DOUT3, and DOUT15.

또한 상기 메모리 코아(2)의 메모리 셀에 8비트의 데이터를 라이트(write)하는 경우를 살펴보면, 상기 데이터 입출력 제어 블럭(4)은 상기 데이터 입력 버퍼들데이터 입력 버퍼들(DI0∼DI15)을 통해 입력된 8비트의 데이터를 상기 라이트 드라이버들(WD0∼WD15)에 2개씩 전달하는데, 예컨대 상기 데이터의 첫 번째 비트를 하나의 데이터 입출력 패드를 통해 0번 및 1번 라이트 드라이버(WD0,WD1)에 동시에 전달한다.In addition, a case in which 8-bit data is written to a memory cell of the memory core 2 will be described. The data input / output control block 4 uses the data input buffers Data input buffers DI0 to DI15. Two input 8-bit data are transmitted to the write drivers WD0 to WD15. For example, the first bit of the data is transmitted to the write drivers WD0 and WD1 through the one data input / output pad. At the same time.

상기 데이터 입출력 제어 블럭(4)에 상기 데이터 입출력 옵션용 칼럼 어드레스(CAi)가 논리 로우("0")로 입력되면, 상기 제어 신호(C)는 상기 라이트 드라이버들(WD0∼WD15) 중 짝수번 라이트 드라이버들(WD0,WD2,∼,WD14)을 인에이블하고 홀수번 라이트 드라이버들(WD1,WD3,∼,WD15)을 디세이블한다.When the data input / output option column address CAi is input to a logic low (“0”) to the data input / output control block 4, the control signal C is an even number of the write drivers WD0 to WD15. The write drivers WD0, WD2, and WD14 are enabled, and the odd-numbered write drivers WD1, WD3, and WD15 are disabled.

따라서 상기 메모리 코아(2)에는 상기 짝수번 라이트 드라이버들(WD0,WD2,∼,WD14)에서 출력된 8비트의 데이터가 라이트된다.Accordingly, 8 bits of data output from the even-numbered write drivers WD0, WD2, and WD14 are written to the memory core 2.

만일 상기 데이터 입출력 옵션용 칼럼 어드레스(CAi)가 논리 하이("1")이면, 상기 제어 신호(C)는 홀수번 라이트 드라이버들(WD1,WD3,∼,WD15)을 인에이블함으로써 상기 홀수번 라이트 드라이버들(WD0,WD2,∼,WD14)에서 출력된 8비트의 데이터가 상기 메모리 코아(2)에 라이트된다.If the column address CAi for the data input / output option is logical high (“1”), the control signal C writes the odd-numbered write drivers WD1, WD3, and WD15 by enabling the odd-numbered write drivers. Eight bits of data output from the drivers WD0, WD2, ..., WD14 are written to the memory core 2.

상기에서 설명한 종래의 디램칩(1)에서는 상기 데이터 입출력 제어 블럭(4)을 상기 디램 칩(1)내에 내장하였는데, 이는 상기 데이터 입출력 제어 블럭(4)이 상기 디램칩(1)의 데이터 입출력 옵션과 동일하게 해야한다. 다시말해서 상기 디램칩(1)이 n비트로 동작하기 위해서는 상기 데이터 입출력 제어 블럭(4)을 포함한 상기 주변회로부(3)도 n비트로 동작해야한다.In the conventional DRAM chip 1 described above, the data input / output control block 4 is embedded in the DRAM chip 1, which means that the data input / output control block 4 is a data input / output option of the DRAM chip 1. Should be the same as In other words, in order for the DRAM chip 1 to operate with n bits, the peripheral circuit unit 3 including the data input / output control block 4 must also operate with n bits.

따라서 상기 디램칩(1)에서는 상기 데이터 입출력 제어 블록(4)을 내장함으로써 상기 디램칩(1)의 면적 및 전력 소비가 증가되는 문제점이 있다.Therefore, the DRAM chip 1 has a problem in that the area and power consumption of the DRAM chip 1 are increased by embedding the data input / output control block 4.

또한 상기 디램칩(1)을 로직 회로와 결합한 복합화 메모리 장치에서는, 상기 데이터 입출력 제어 블럭(4)의 데이터 입출력 옵션(option) 설계가 다양할수록 상기 복합화 메모리 장치를 설계하는 기간이 길어진다.Further, in the combined memory device in which the DRAM chip 1 is combined with a logic circuit, the longer the design of the data input / output options of the data input / output control block 4 is, the longer the design time of the composite memory device becomes.

본 발명이 이루고자 하는 기술적 과제는, 메모리부와 로직 회로부로 이루어진 복합화 메모리 장치에서 데이터 입출력 제어 블럭을 메모리부가 아닌 로직 회로부에 내장함으로써 메모리부의 면적을 감소시키는 데이터 입출력 제어 블록이 로직 회로부에 포함된 복합화 메모리 장치를 제공하는데 있다.The technical problem to be achieved by the present invention is to incorporate a data input / output control block for reducing the area of the memory part by embedding the data input / output control block in the logic circuit part instead of the memory part in the complex memory device including the memory part and the logic circuit part. It is to provide a memory device.

도 1은 종래 기술에 의한 디램 칩의 블럭도이다.1 is a block diagram of a DRAM chip according to the prior art.

도 2는 본 발명에 의한 데이터 입출력 제어 블록이 로직 회로부에 포함된 복합화 메모리 장치의 블럭도이다.2 is a block diagram of a complex memory device in which a data input / output control block according to the present invention is included in a logic circuit unit.

상기 과제를 이루기 위하여 본 발명은 메모리부, 및 상기 메모리부에서 발생한 제 1 제어 신호에 의해 인에이블되고 상기 메모리 부에 입출력되는 데이터의 수를 제어하는 제 2 제어 신호를 발생하는 데이터 입출력 제어 블럭을 포함하는 로직 회로부를 구비하고, 상기 데이터는 상기 데이터 입출력 제어 블록을 통해 상기 메모리부로 리드 또는 라이트되는 것을 특징으로하는 데이터 입출력 제어 블록이 로직 회로부에 포함된 복합화 메모리 장치를 제공한다.In order to achieve the above object, the present invention provides a memory unit and a data input / output control block for generating a second control signal enabled by the first control signal generated in the memory unit and controlling the number of data input / output to the memory unit. And a logic circuit unit including the logic circuit unit, wherein the data is read or written to the memory unit through the data input / output control block.

상기 메모리부는 메모리 셀들로 이루어진 메모리 코아, 및 상기 메모리 코아에 데이터를 입출력하는 회로들로 이루어진 주변회로부로 이루어진 반도체 메모리 장치인 것이 바람직하다.Preferably, the memory unit is a semiconductor memory device including a memory core including memory cells and a peripheral circuit unit including circuits for inputting and outputting data to and from the memory core.

상기 주변회로부는 다수의 데이터 입력 버퍼들, 다수의 데이터 출력 버퍼들, 다수의 센스 증폭기들, 및 다수의 라이트 드라이버들을 포함하고, 상기 센스 증폭기들 및 상기 라이트 드라이버들은 상기 데이터 입출력 제어 블럭에서 출력되는 상기 제 2 제어 신호에따라 선택적으로 인에이블되는 것이 바람직하다.The peripheral circuit portion includes a plurality of data input buffers, a plurality of data output buffers, a plurality of sense amplifiers, and a plurality of write drivers, wherein the sense amplifiers and the write drivers are output from the data input / output control block. Preferably, it is selectively enabled according to the second control signal.

상기 데이터 입출력 제어 블럭이 n비트로 동작할 때 상기 센스 증폭기들 및 라이트 드라이버들 중 n개가 인에이블되는 것이 바람직하다.Preferably, n of the sense amplifiers and write drivers are enabled when the data input / output control block operates with n bits.

따라서 본 발명에 의한 데이터 입출력 제어 블록이 로직 회로부에 포함된 복합화 메모리 장치는, 메모리부와 로직 회로부로 이루어진 복합화 메모리 장치에서 데이터 입출력 제어 블럭을 메모리부가 아닌 로직 회로부에 내장함으로써 메모리부의 면적을 감소시키고 상기 복합화 메모리 장치의 설계 기간이 빨라지고 전력 소비가 감소된다.Therefore, in the combined memory device including the data input / output control block according to the present invention in the logic circuit unit, the area of the memory unit is reduced by embedding the data input / output control block in the logic circuit unit instead of the memory unit. The design period of the complex memory device is faster and power consumption is reduced.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

상기 도 2를 참조하면, 복합화 메모리 장치(20)는 메모리부(21)와 로직 회로부(24)로 이루어지고, 상기 메모리부(21)는 메모리 코아(22)와 주변회로부(23)로 구분된다.Referring to FIG. 2, the complex memory device 20 includes a memory unit 21 and a logic circuit unit 24, and the memory unit 21 is divided into a memory core 22 and a peripheral circuit unit 23. .

상기 메모리부(21)는 디램, 에스램(SRAM) 등 기타 반도체 메모리 장치이다.The memory unit 21 is another semiconductor memory device such as DRAM or SRAM.

상기 메모리 코아(22)는 비트 라인과 워드라인에 연결된 메모리 셀들, 예컨대 디램 셀들을 포함하고, 상기 주변회로부(23)는 상기 메모리부(21) 외부로부터 입력된 데이터를 버퍼링하는 데이터 입력 버퍼들(DI0∼DI15), 상기 데이터 입력 버퍼들(DI0∼DI15)에서 출력된 데이터를 상기 메모리 코아(22)에 전달하는 라이트 드라이버들(WD0∼WD15), 상기 메모리 코아(22)의 메모리 셀에 저장된 데이터를 감지하여 증폭하는 센스 증폭기들(SA0∼SA15), 및 상기 센스 증폭기들(SA0∼SA15)에서 출력된 데이터를 버퍼링하여 상기 메모리부(21) 외부로 출력하는 데이터 출력 버퍼들(DOUT0∼DOUT15)을 포함한다.The memory core 22 may include memory cells connected to a bit line and a word line, for example, DRAM cells, and the peripheral circuit part 23 may include data input buffers for buffering data input from the outside of the memory part 21. DI0 to DI15, write drivers WD0 to WD15 for transferring the data output from the data input buffers DI0 to DI15 to the memory core 22, and data stored in the memory cells of the memory core 22. Sense amplifiers SA0 to SA15 for sensing and amplifying the data, and data output buffers DOUT0 to DOUT15 for buffering the data output from the sense amplifiers SA0 to SA15 and outputting the buffer to the outside of the memory unit 21. It includes.

상기 로직 회로부(24)는 데이터 입출력 패드들(도시하지 않음)을 구비하며 데이터 입출력(DQ) 옵션용 칼럼 어드레스(CAi) 및 상기 메모리부(21)로부터 제 1 제어 신호(C1)를 입력으로하여 상기 센스 증폭기들(SA0∼SA15)과 상기 라이트 드라이버들(WD0∼WD15)을 선택적으로 구동하는 제 2 제어 신호(C2)를 발생하는 데이터 입출력 제어 블럭(25)을 포함한다.The logic circuit unit 24 includes data input / output pads (not shown) and inputs a column address CAi for data input / output (DQ) option and a first control signal C1 from the memory unit 21. And a data input / output control block 25 for generating a second control signal C2 for selectively driving the sense amplifiers SA0 to SA15 and the write drivers WD0 to WD15.

즉, 상기 제 1 제어 신호(C1)는 상기 데이터 입출력 제어 블럭(25)을 인에이블하는 신호이고, 상기 데이터 입출력 옵션용 칼럼 어드레스(CAi)는 그 논리 상태에 따라 상기 센스 증폭기들(SA0∼SA15), 및 라이트 드라이버들(WD0∼WD15)의 동작 수를 제어한다.That is, the first control signal C1 is a signal for enabling the data input / output control block 25, and the data input / output option column address CAi is the sense amplifiers SA0 to SA15 according to its logic state. ) And the number of operations of the write drivers WD0 to WD15.

그리고 상기 메모리부(21)는 상기 로직 회로부(24)로부터 데이터를 입출력하는 데이터 입력 포트(Pdin) 및 데이터 출력 포트(Pdout), 상기 제 1 제어 신호(C1)를 출력하는 제 1 포트(P1), 상기 제 2 제어 신호(C2)를 입력으로하는 제 2 포트(P2)를 포함한다.The memory 21 may include a data input port Pdin and a data output port Pdout for inputting and outputting data from the logic circuit 24, and a first port P1 for outputting the first control signal C1. And a second port P2 for receiving the second control signal C2 as an input.

상기 데이터 입출력 제어 블럭(25)이 16개의 데이터 입출력 패드를 구비하여 16비트로 동작하는 경우, 상기 복합화 메모리 장치(20)의 동작 상태를 설명하면 다음과 같다.When the data input / output control block 25 includes 16 data input / output pads and operates in 16 bits, the operation state of the complex memory device 20 will be described as follows.

상기 메모리 코아(22)의 메모리 셀에 저장된 데이터를 리드할 때 상기 16개의 센스 증폭기들(SA0∼SA15)이 모두 동작하는데, 즉 상기 메모리 코아(22)의 메모리 셀에 저장된 데이터는 상기 16개의 센스 증폭기들(SA0∼SA15)과 16개의 데이터 출력 버퍼들(DOUT0∼DOUT15)을 경유하여 상기 데이터 출력 포트(Pdout)를 통해 상기 데이터 입출력 제어 블럭(25)으로 전달되고, 상기 데이터 입출력 제어 블럭(25)은 16비트의 데이터를 상기 로직 회로부(24) 내의 회로들로 전달한다.When the data stored in the memory cells of the memory core 22 are read, all of the 16 sense amplifiers SA0 to SA15 operate, that is, the data stored in the memory cells of the memory core 22 are stored in the 16 senses. The data input / output control block 25 is transferred to the data input / output control block 25 through the data output port Pdout via amplifiers SA0 to SA15 and 16 data output buffers DOUT0 to DOUT15. ) Transfers 16 bits of data to the circuits in the logic circuitry 24.

상기 데이터 입출력 제어 블럭(25)에 16비트의 데이터가 입력되면, 상기 데이터 입출력 제어 블럭(25)은 상기 16비트의 데이터를 상기 데이터 입력 포트(Pdin)를 통해 상기 메모리부(21)로 전달하고 이에따라 상기 데이터는 상기 16개의 데이터 입력 버퍼들(DI0∼DI15)과 16개의 라이트 드라이버들(WD0∼WD15)을 경유하여 상기 메모리 코아(22)에 라이트된다.When 16 bits of data are input to the data input / output control block 25, the data input / output control block 25 transfers the 16 bits of data to the memory unit 21 through the data input port Pdin. Accordingly, the data is written to the memory core 22 via the 16 data input buffers DI0 to DI15 and the 16 write drivers WD0 to WD15.

상기와 같이 데이터 입출력 제어 블럭(25)이 16개의 데이터 입출력 패드를 구비하여 16비트로 동작하는 경우, 상기 데이터 입출력 제어 블럭(25)은 제 2 제어 신호(P2)를 발생하여 상기 센스 증폭기들(SA0∼SA15), 및 상기 라이트 드라이버들(WD0∼WD15)의 동작수를 제어하지 않고 다만 데이터를 전달하는 역할만 한다.As described above, when the data input / output control block 25 includes 16 data input / output pads and operates in 16 bits, the data input / output control block 25 generates a second control signal P2 to generate the sense amplifiers SA0. SA15 and the number of operations of the write drivers WD0 to WD15 are not controlled, but only to transfer data.

즉, 상기 제 2 포트(P2)를 통한 상기 제 2 제어 신호(C2)는 발생하지 않는다.That is, the second control signal C2 through the second port P2 does not occur.

이어서 상기 데이터 입출력 제어 블럭(25)이 8개의 데이터 입출력 패드를 구비하여 8비트로 동작하는 경우, 상기 복합화 메모리 장치(20)의 동작 상태를 설명하면 다음과 같다.Subsequently, when the data input / output control block 25 includes eight data input / output pads and operates with 8 bits, the operation state of the complex memory device 20 will be described.

이때 상기 데이터 입출력 제어 블럭(25)은 상기 데이터 출력 버퍼들(DOUT0,∼,DOUT15)에서 출력된 데이터를 2개씩 결합(merge)하는 선택수단, 예컨대 8개의 멀티플렉서를 구비하고 상기 데이터 입출력 옵션용 칼럼 어드레스(CAi)의 논리 상태에 따라 상기 센스 증폭기들(SA0∼SA15), 및 라이트 드라이버들(WD0∼WD15) 중 8개, 예컨대 짝수번 또는 홀수번을 인에이블하는 제 2 제어 신호(C2)를 발생한다.In this case, the data input / output control block 25 includes selection means for merging data output from the data output buffers DOUT0 to DOUT15, for example, eight multiplexers, and the data input / output option column. According to the logic state of the address CAi, the second control signal C2 for enabling eight of the sense amplifiers SA0 to SA15 and the write drivers WD0 to WD15, for example, even or odd numbers, is enabled. Occurs.

먼저 상기 메모리 코아(22)의 메모리 셀에 저장된 데이터를 리드하는 동작에서 상기 데이터 입출력 옵션용 칼럼 어드레스(CAi)가 논리 로우("0")이면, 상기 제 2 제어 신호(C2)는 짝수번 센스 증폭기들(SA0,SA2,∼,SA14)을 인에이블하고 상기 홀수번 센스 증폭기들(SA1,SA3,∼,SA15)은 디세이블함으로써 상기 짝수번 센스 증폭기들(SA0,SA2,∼,SA14)로부터 출력된 8비트의 데이터는 짝수번 데이터 출력 버퍼들(DOUT0,DOUT2,∼,DOUT14)에 입력되고 상기 짝수번 데이터 출력 버퍼들(DOUT0,DOUT2,∼,DOUT14)에서 버퍼링된 8비트의 데이터는 상기 데이터 출력 포트(Pdout)를 통해 상기 데이터 입출력 제어 블럭(25)으로 입력된다.First, when the data input / output option column address CAi is a logic low (“0”) in the operation of reading data stored in a memory cell of the memory core 22, the second control signal C2 is an even number of senses. From the even-numbered sense amplifiers SA0, SA2, SA14 by enabling amplifiers SA0, SA2, SA14 and disabling the odd number sense amplifiers SA1, SA3, SA15. The output 8-bit data is input to the even-numbered data output buffers DOUT0, DOUT2, and DOUT14, and the 8-bit data buffered by the even-numbered data output buffers DOUT0, DOUT2, and DOUT14 is stored. It is input to the data input / output control block 25 through a data output port Pdout.

이때 상기 홀수번 센스 증폭기들(SA1,SA3,∼,SA15)은 디세이블된 상태이므로 상기 홀수번 데이터 출력 버퍼들(DOUT1,DOUT3,∼,DOUT15)에서는 데이터가 출력되지 않고 그 결과 상기 8개의 멀티플렉서들은 짝수번 데이터 출력 버퍼(DOUT0,DOUT2,∼,DOUT14)에서 출력된 8비트의 데이터를 상기 8개의 데이터 입출력 패드들을 통해 상기 로직 회로부(24)의 다른 회로들로 출력시킨다.In this case, since the odd number sense amplifiers SA1, SA3, and SA15 are disabled, data is not output from the odd number data output buffers DOUT1, DOUT3, and DOUT15, and as a result, the eight multiplexers are used. They output 8-bit data output from the even-numbered data output buffers DOUT0, DOUT2, and DOUT14 to the other circuits of the logic circuit unit 24 through the eight data input / output pads.

만일 상기 데이터 입출력 옵션용 칼럼 어드레스(CAi)가 논리 하이("1")이면, 상기 제 2 제어 신호(C2)는 상기 센스 증폭기들(SA0∼SA15) 중 홀수번 센스 증폭기들(SA1,SA3,∼,SA15)을 인에이블하고 짝수번 센스 증폭기들(SA0,SA2,∼,SA14)을 디세이블함으로써 8비트의 데이터는 홀수번 데이터 출력 버퍼들(DOUT1,DOUT3,∼,DOUT15)에서 버퍼링된 후 상기 데이터 출력 포트(Pdout)를 통해 출력된다.If the column address CAi for the data input / output option is logical high (“1”), the second control signal C2 may have odd-numbered sense amplifiers SA1, SA3, and the like among the sense amplifiers SA0 to SA15. By enabling SA15 and disabling the even-numbered sense amplifiers SA0, SA2, SA14, 8-bit data is buffered in the odd-numbered data output buffers DOUT1, DOUT3, DOUT15. It is output through the data output port Pdout.

이어서 상기 메모리 코아(22)의 메모리 셀에 8비트의 데이터를 라이트(write)하는 동작에서 상기 데이터 입출력 옵션용 칼럼 어드레스(CAi)가 논리 로우("0")이면, 상기 제 2 제어 신호(C2)는 짝수번 라이트 드라이버들(WD0,WD2,∼,WD14)을 인에이블하고 상기 홀수번 라이트 드라이버들(WD1,WD3,∼,WD15)을 디세이블한다.Subsequently, when the data input / output option column address CAi is a logic low (“0”) in the operation of writing 8-bit data to the memory cell of the memory core 22, the second control signal C2. ) Enable even-numbered write drivers WD0, WD2, and WD14 and disable the odd-numbered write drivers WD1, WD3, and WD15.

이때 상기 멀티플렉서는 상기 데이터 입출력 제어 블럭(25)으로 입력된 8비트의 데이터를 각각 상기 16개의 데이터 입력 버퍼(DI0∼DI15)들 중 2개에 출력하는데, 예컨대 하나의 데이터 입출력 패드를 통해 입력된 첫 번째 데이터 비트는 0번 및 1번 데이터 입력 버퍼(DIN0,DIN1)에 전달된다.In this case, the multiplexer outputs 8-bit data input to the data input / output control block 25 to two of the 16 data input buffers DI0 to DI15, respectively. The first data bit is passed to the 0 and 1 data input buffers (DIN0, DIN1).

예컨대 상기 짝수번 라이트 드라이버들(WD0,WD2,∼,WD14)은 짝수번 데이터 입력 버퍼(DI0,DI2,∼,DI14)들을 통해 버퍼링된 8비트의 데이터를 상기 메모리 코아(22)에 라이트한다.For example, the even-numbered write drivers WD0, WD2, and WD14 write 8-bit data buffered through the even-numbered data input buffers DI0, DI2, and DI14 to the memory core 22.

만일 상기 데이터 입출력 제어 블럭(25)에 상기 데이터 입출력 옵션용 칼럼 어드레스(CAi)가 논리 하이("1")로 입력되면, 상기 제 2 제어 신호(C2)는 홀수번 라이트 드라이버들(WD1,WD3,∼,WD15)을 인에이블함으로써 상기 홀수번 라이트 드라이버들(WD1,WD3,∼,WD15)을 통해 버퍼링된 8비트의 데이터가 상기 메모리 코아(22)에 라이트된다.If the data input / output option column address CAi is input to the logic high (“1”) in the data input / output control block 25, the second control signal C2 may have odd-numbered write drivers WD1 and WD3. By enabling WD15, 8-bit data buffered through the odd-numbered write drivers WD1, WD3, ..., WD15 is written to the memory core 22.

상기 본 실시에서는 상기 데이터 입출력 제어 블럭(25)이 16비트와 8비트로 동작하는 경우를 설명하였는데, 이외에 상기 제 2 제어 신호(C2)를 제어하여 상기 라이트 드라이버들(WD0,∼,WD15)과 센스 증폭기들(SA0,∼,SA15)들의 동작 수를 결정할 수 있다.In the present embodiment, a case in which the data input / output control block 25 operates in 16 bits and 8 bits has been described. In addition, the second control signal C2 is controlled to control the write drivers WD0 to WD15 and sense. The number of operations of the amplifiers SA0 to SA15 may be determined.

따라서 상기에서 설명한 본 발명에 의한 복합화 메모리 장치에서는 데이터 입출력 제어 블럭을 메모리 코아에 배치하지 않고 로직 회로부에 배치함으로써 메모리부의 면적이 감소되고 데이터 입출력 옵션에 따라 상기 메모리부를 변경시키지 않고 상기 데이터 입출력 제어 블럭의 설계만을 변경시키면 되므로 사용자(user)의 다양한 요구에 따라 상기 복합화 메모리 장치을 빠른 시간내에 설계할 수 있고, 또한 최적화된 데이터 입출력 제어 블럭을 이용함으로서 전력 소비가 감소되는 효과가 있다.Therefore, in the above-described composite memory device according to the present invention, the data input / output control block is disposed in the logic circuit unit instead of the memory core, thereby reducing the area of the memory unit and changing the data input / output control block without changing the memory unit according to data input / output options. Since only the design of the circuit board needs to be changed, the complex memory device can be designed in a short time according to various needs of a user, and power consumption can be reduced by using an optimized data input / output control block.

본 발명은 이에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.The present invention is not limited to this, and it is apparent that many modifications are possible by those skilled in the art within the technical idea of the present invention.

이상, 설명된 바와 같이 본 발명에 의한 데이터 입출력 제어 블록이 로직 회로부에 포함된 복합화 메모리 장치는, 메모리부와 로직 회로부로 이루어진 복합화 메모리 장치에서 데이터 입출력 제어 블럭을 메모리부가 아닌 로직 회로부에 내장함으로써 메모리부의 면적을 감소시키고 상기 복합화 메모리 장치의 설계 기간이 빨라지고 전력 소비가 감소된다.As described above, the hybridized memory device including the data input / output control block according to the present invention includes a logic circuit unit. The area of the unit is reduced, the design period of the complex memory device is faster, and power consumption is reduced.

Claims

A memory unit; And

A logic circuit unit including a data input / output control block enabled by the first control signal generated in the memory unit and generating a second control signal for controlling the number of data input / output into the memory unit,

And the data is read or written to the memory unit through the data input / output control block.

The method of claim 1, wherein the memory unit

A memory core consisting of memory cells; And

And a data input / output control block comprising a logic circuit unit, the semiconductor memory device including a peripheral circuit unit including circuits for inputting and outputting data to and from the memory core.

The method of claim 1, wherein the peripheral circuit portion

A plurality of data input buffers;

Multiple data output buffers;

Multiple sense amplifiers; And

Contains a number of write drivers,

And the sense amplifiers and the write drivers are selectively enabled according to the second control signal output from the data input / output control block.

4. The method of claim 3, wherein the data input / output control block operates with n bits.

And a data input / output control block including a logic circuit part, wherein n of the sense amplifiers and write drivers are enabled.