KR19990057276A - Method for manufacturing gate electrode of semiconductor device - Google Patents
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Abstract
반도체 장치의 게이트 전극 제조방법에 관하여 개시한다. 본 발명의 게이트 전극 제조방법은 반도체 기판상에 소자간 분리를 위하여 필드 산화막을 형성하는 단계와, 상기 결과물 위에 게이트 산화막 및 도프트 폴리실리콘층을 차례로 형성하는 단계와, 상기 결과물 위에 제1 확산방지막, 제1 실리사이드층, 제2 확산방지막, 제2 실리사이드층 및 산화막을 차례로 형성하는 단계, 및 마스크를 이용하여 상기 산화막, 제2 실리사이드층, 제2 확산방지막, 제1 실리사이드층, 제1 확산방지막, 도프트 폴리실리콘층 및 게이트 산화막을 차례로 식각한 후 상기 산화막을 제거하는 단계를 포함하는 것을 특징으로 한다. 이와 같은 본 발명에 의하면, 폴리사이드 구조를 갖는 게이트 전극에 있어서 2중으로 형성된 확산방지막을 통하여 텅스텐 실리사이드층에 함유된 불소 이온(F-)이 후속하는 열처리 공정시 게이트 산화막으로 확산되는 것을 미연에 방지할 수가 있다.A method for manufacturing a gate electrode of a semiconductor device is disclosed. The method of manufacturing a gate electrode of the present invention comprises the steps of forming a field oxide film on the semiconductor substrate for inter-device isolation, sequentially forming a gate oxide film and a doped polysilicon layer on the resultant, and a first diffusion barrier layer on the resultant. Forming a first silicide layer, a second diffusion barrier layer, a second silicide layer, and an oxide layer in sequence, and using the mask, the oxide layer, the second silicide layer, the second diffusion barrier layer, the first silicide layer, and the first diffusion barrier layer. And etching the doped polysilicon layer and the gate oxide layer in sequence, and then removing the oxide layer. According to the present invention, the fluorine ions (F − ) contained in the tungsten silicide layer are prevented from diffusing into the gate oxide film during the subsequent heat treatment process through the double diffusion prevention film in the gate electrode having the polyside structure. You can do it.
Description
본 발명은 반도체 장치의 게이트 전극 제조방법에 관한 것으로, 특히 폴리사이드(polycide) 구조를 갖는 게이트 전극에 있어서 텅스텐 실리사이드층에 함유된 불소 이온(F-)의 확산으로 인한 게이트 산화막 특성의 열화를 방지하기 위한 반도체 트랜지스터의 게이트 전극 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a gate electrode of a semiconductor device. In particular, a gate electrode having a polycide structure prevents deterioration of gate oxide film characteristics due to diffusion of fluorine ions (F − ) contained in a tungsten silicide layer. A method of manufacturing a gate electrode of a semiconductor transistor for.
반도체 장치의 하나로서 전계효과 트랜지스터(Field-Effect Transistor; FET)라 함은 다수 캐리어가 반도체 표면을 따라서 드리프트하는 것을 게이트 전계에 의해 제어하는 방식의 트랜지스터를 말하는 것으로서, 소수캐리어의 주입이 없으므로 축적효과에 의한 응답 속도의 저하가 없고 잡음이 적다는 장점이 있다. 전계효과 트랜지스터에는 게이트의 구조에 따라 접합형 전계효과 트랜지스터(Junction Field-Effect Transistor; JFET)와 쇼트키 장벽 게이트형 및 절연 게이트형 전계효과 트랜지스터(Insulator Gate Field-Effect Transistor ;IGFET) 등으로 구분된다.As a semiconductor device, a field-effect transistor (FET) refers to a transistor in which a majority of carriers drift along a semiconductor surface by a gate electric field. There is no degradation in response speed and low noise. Field effect transistors are classified into junction field-effect transistors (JFETs), Schottky barrier gate types, and insulator gate field-effect transistors (IGFETs) according to the gate structure. .
상기 절연 게이트형 전계효과 트랜지스터(IGFET)는 기판과 게이트 전극 사이에 절연막을 삽입하고 게이트 전극을 설치한 구조를 가진 전계효과 트랜지스터로 절연물 층의 형성에는 SiO2, Al2O3, Si3N4등이 사용된다. 특히 절연막으로 SiO2막을 사용한 것을 MOSFET(Metal Oxide Semiconductor FET)라 부른다. 이러한 형태의 FET는 접합형에 비해 게이트 입력 임피던스가 훨씬 더 크고, 확산공정이 1회로 간단하며, 소자간의 분리가 필요없다는 등의 장점을 갖고 있기 때문에 고밀도 집적화에 적합한 특징을 갖고 있다.The insulated gate type field effect transistor (IGFET) is a field effect transistor having a structure in which an insulating film is inserted between a substrate and a gate electrode and a gate electrode is provided. SiO 2 , Al 2 O 3 , Si 3 N 4 Etc. are used. In particular, the use of an SiO 2 film as an insulating film is called a MOSFET (Metal Oxide Semiconductor FET). This type of FET is suitable for high-density integration because it has advantages such as a much larger gate input impedance, a simple diffusion process, and no separation between devices than the junction type.
이와 같이 반도체 소자에 있어서 게이트 전극은 회로내에서 스위치로서의 역할을 하고 있으므로 필수적으로 사용되고 있으며, 게이트 전극구조의 하나로 폴리사이드 구조를 갖는 게이트 전극의 형성방법이 알려져 있다. 여기서 폴리사이드(polycide)란, 주로 MOS 트랜지스터의 게이트 전극구조에 응용되는 것으로 폴리실리콘 게이트 전극이 게이트의 전기적 저항을 감소시키기 위해 그 위에 증착된 고융점 금속(refractory metal)과 반응할 때 이러한 폴리실리콘과 금속의 반응에 의해 형성된 물질을 말하는 것으로 상기한 폴리사이드 구조를 갖는 반도체 장치의 게이트 전극은 일반적으로 폴리실리콘층과 텅스텐(W), 티타늄(Ti) 등의 고융점 금속의 실리사이드층으로 구성된다.As described above, the gate electrode plays a role in the circuit as a switch in the circuit, so that the gate electrode is essentially used. As one of the gate electrode structures, a method of forming a gate electrode having a polyside structure is known. Here, polycide is mainly applied to the gate electrode structure of a MOS transistor, and when the polysilicon gate electrode reacts with a high melting point metal (refractory metal) deposited thereon to reduce the electrical resistance of the gate. The gate electrode of a semiconductor device having the polyside structure described above is generally composed of a polysilicon layer and a silicide layer of a high melting point metal such as tungsten (W) or titanium (Ti). .
도 1 및 도 2는 이러한 폴리사이드 구조를 갖는 반도체 장치의 게이트 전극 제조과정을 나타내고 있다. 도 1에 의하면, 소자의 분리를 위한 절연용 필드 산화막(field oxide)이 형성된 실리콘 기판(10)상에 게이트산화막(20) 및 폴리실리콘층(30)을 통상의 제조방법에 따라 형성한 다음, 상기한 결과물 위에 텅스텐 실리사이드층(40)을 증착하였다. 이어서, 게이트 전극이 될 부분에 마스크(미도시)를 형성하고 이 마스크를 이용하여 상기한 텅스텐 실리사이드층(40), 폴리실리콘층(30) 및 게이트 산화막(20)을 차례로 식각함으로써 게이트 전극(100)을 형성하며, 이렇게 형성된 게이트 전극(100)이 도 2에 도시되어 있다.1 and 2 illustrate a process of manufacturing a gate electrode of a semiconductor device having such a polyside structure. Referring to FIG. 1, a gate oxide film 20 and a polysilicon layer 30 are formed on a silicon substrate 10 on which an insulating field oxide film for isolation of a device is formed, according to a conventional manufacturing method. A tungsten silicide layer 40 was deposited on the resultant. Subsequently, a mask (not shown) is formed on a portion to be a gate electrode, and the tungsten silicide layer 40, the polysilicon layer 30, and the gate oxide film 20 are sequentially etched using the mask to sequentially form the gate electrode 100. ), The gate electrode 100 thus formed is shown in FIG.
그러나, 이와 같은 반도체 장치의 게이트 전극 제조방법에 따르면, 후속하는 열처리(annealing) 공정을 거치게 될 경우 상기 텅스텐 실리사이드층에 함유된 불소 이온(F-)이 게이트 산화막으로 확산되며 이 확산된 불소 이온이 게이트 산화막(SiO2)의 실리콘 원소와 결합하여 SiF4를 형성하게 된다. 따라서 이러한 불소 이온(F-)의 확산 및 게이트 산화막(SiO2)의 환원으로 인해 게이트 산화막 특성이 열화되고 트랜지스터의 문턱전압이 변화하여 결국 소자의 신뢰성이 떨어진다는 문제점이 있었다.However, according to the method of manufacturing a gate electrode of such a semiconductor device, when undergoing a subsequent annealing process, fluorine ions (F − ) contained in the tungsten silicide layer diffuse into the gate oxide film, and the diffused fluorine ions SiF 4 is formed by combining with the silicon element of the gate oxide layer SiO 2 . Therefore, due to the diffusion of the fluorine ions (F − ) and the reduction of the gate oxide layer (SiO 2 ), the gate oxide layer characteristics are deteriorated and the threshold voltage of the transistor is changed, resulting in a decrease in reliability of the device.
따라서, 본 발명은 상술한 종래기술의 문제점을 해결하고자 하는 것으로 본 발명의 목적은 폴리사이드 구조를 갖는 게이트 전극의 경우 게이트 산화막 특성을 열화시키고 이에 따라 소자의 신뢰성을 떨어뜨리는 텅스텐 실리사이드층에 함유된 불소 이온(F-)의 확산을 미연에 방지할 수 있는 반도체 장치의 게이트 전극 제조방법을 제공하는 데 있다.Accordingly, an object of the present invention is to solve the above-mentioned problems of the prior art, and an object of the present invention is to include a tungsten silicide layer in which a gate oxide having a polyside structure degrades gate oxide characteristics and thus degrades device reliability. The present invention provides a method for manufacturing a gate electrode of a semiconductor device that can prevent diffusion of fluorine ions (F − ) in advance.
도 1 및 도 2는 종래의 제조방법에 따른 게이트 전극 제조과정을 나타낸 단면도이며,1 and 2 are cross-sectional views showing a gate electrode manufacturing process according to a conventional manufacturing method,
도 3 내지 도 6은 본 발명의 일실시예에 따른 게이트 전극 제조과정을 나타낸 단면도이다.3 to 6 are cross-sectional views illustrating a gate electrode manufacturing process according to an embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
10 : 실리콘 기판 20 : 게이트 산화막10 silicon substrate 20 gate oxide film
30 : 폴리실리콘층 50 : 제1 확산방지막30 polysilicon layer 50 first diffusion barrier
60 : 제1 실리사이드층 70 : 제2 확산방지막60: first silicide layer 70: second diffusion barrier film
80 : 제2 실리사이드층 200 : 게이트 전극80 second silicide layer 200 gate electrode
상기한 기술적 과제를 달성하기 위하여 본 발명은 반도체 기판상에 소자간 분리를 위하여 필드 산화막을 형성하는 단계와;In order to achieve the above technical problem, the present invention comprises the steps of forming a field oxide film for isolation between devices on a semiconductor substrate;
상기 결과물 위에 게이트 산화막 및 도프트 폴리실리콘층을 차례로 형성하는 단계와;Sequentially forming a gate oxide film and a doped polysilicon layer on the resultant product;
상기 결과물 위에 제1 확산방지막, 제1 실리사이드층, 제2 확산방지막, 제2 실리사이드층 및 산화막을 차례로 형성하는 단계와; 및Sequentially forming a first diffusion barrier layer, a first silicide layer, a second diffusion barrier layer, a second silicide layer, and an oxide layer on the resultant material; And
마스크를 이용하여 상기 산화막, 제2 실리사이드층, 제2 확산방지막, 제1 실리사이드층, 제1 확산방지막, 도프트 폴리실리콘층 및 게이트 산화막을 차례로 식각한 후 상기 산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 게이트 전극 제조방법을 제공한다.Etching the oxide layer, the second silicide layer, the second diffusion barrier layer, the first silicide layer, the first diffusion barrier layer, the doped polysilicon layer, and the gate oxide layer using a mask, and then removing the oxide layer. A method of manufacturing a gate electrode of a semiconductor device is provided.
본 발명에 있어서, 상기 제1 확산방지막은 10∼30Å의 두께를 가진 SiON층으로 이루어진 것이 바람직하다.In the present invention, the first diffusion barrier layer is preferably made of a SiON layer having a thickness of 10 ~ 30Å.
본 발명에 있어서, 상기 제2 확산방지막은 30∼50Å의 두께를 가진 SiN층으로 이루어진 것이 바람직하다.In the present invention, the second diffusion barrier layer is preferably made of a SiN layer having a thickness of 30 ~ 50Å.
본 발명에 있어서, 상기 제1 및 제2 확산방지막은 PECVD에 의해 형성되는 것이 더욱 바람직하다.In the present invention, the first and second diffusion barrier layers are more preferably formed by PECVD.
또한 본 발명에 있어서, 상기 제1 및 제2 실리사이드층은 WF6와 SiH4가스를 이용하여 형성되며 각각 500∼700Å와 700∼1000Å의 두께를 갖는 것이 바람직하다.In the present invention, the first and second silicide layers are formed using WF 6 and SiH 4 gas, and preferably have a thickness of 500 to 700 kPa and 700 to 1000 kPa, respectively.
본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.Preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 3 내지 도 6은 본 발명에 따른 반도체 장치의 게이트 전극 제조방법을 설명하기 위한 단면도이며, 혼동을 피하기 위하여 종래의 경우와 동일한 구성요소에 대하여는 동일한 부호를 부여하였다.3 to 6 are cross-sectional views illustrating a method of manufacturing a gate electrode of a semiconductor device according to the present invention. In order to avoid confusion, the same components as in the conventional case are denoted by the same reference numerals.
먼저 도 3에 의하면, 실리콘 기판(10)상에 소자의 분리를 통하여 활성영역을 규정하기 위한 절연용 필드 산화막(미도시)을 형성하고, 그 위에 게이트 전극을 형성하기 위하여 먼저 습식산화를 통해 게이트산화막(20)을 약 100Å 정도로 형성하고, 폴리실리콘층(30)을 통상의 제조방법에 따라 약 1500Å 정도로 증착하였다. 여기서, 게이트의 전극으로 사용되는 다결정실리콘은 그 자체로는 저항값이 높기 때문에 인(phosphorus) 등이 도핑되어 있는 도프트(doped) 폴리실리콘을 사용하였다.First, according to FIG. 3, an insulating field oxide film (not shown) for defining an active region is formed on a silicon substrate 10 through isolation of a device, and first through wet oxidation to form a gate electrode thereon. The oxide film 20 was formed at about 100 GPa, and the polysilicon layer 30 was deposited at about 1500 GPa according to a conventional manufacturing method. Here, the polycrystalline silicon used as the electrode of the gate is a doped polysilicon doped with phosphorus (phosphorus) because of the high resistance value in itself.
이와 같이 도프트 폴리실리콘층(30)을 형성한 후 폴리실리콘 표면에 성장하는 자연산화막(P2O5)을 제거하기 위하여 불산(HF)과 황산(H2SO4)을 이용하여 세정공정을 행하였다.After the doped polysilicon layer 30 is formed, a cleaning process is performed using hydrofluoric acid (HF) and sulfuric acid (H 2 SO 4 ) to remove the natural oxide film (P 2 O 5 ) growing on the polysilicon surface. It was done.
도 4는 이러한 도 3의 결과물상에 제1 확산방지막(50)과 텅스텐 실리사이드(WSi2)의 형성을 위한 텅스텐 금속층인 제1 실리사이드층(60, 이하 같다)이 순차적으로 형성된 모습을 보여주고 있다. 상기 제1 확산방지막(50)은 플라즈마 향상 화학기상증착(Plasma Enhanced Chemical Vapor Deposit; PECVD) 방법을 이용하여 SiON(Silicon Oxynitride)의 일종인 SiNO3를 약 25Å 정도의 두께로 형성하였으며, 여기서 제1 확산방지막(50)의 두께는 10∼30Å로 하는 것이 바람직하다.FIG. 4 shows the first silicide layer 60 (hereinafter, referred to below), which is a tungsten metal layer for forming the first diffusion barrier 50 and the tungsten silicide (WSi 2 ), on the resultant of FIG. 3. . The first diffusion barrier 50 is formed of SiON 3 , which is a kind of silicon oxide nitride (SiON), by a plasma enhanced chemical vapor deposition (PECVD) method to a thickness of about 25 μs. It is preferable that the thickness of the diffusion barrier film 50 be 10-30 kPa.
또한 상기 제1 실리사이드층(60)은 WF6와 SiH4가스의 반응을 통하여 600Å의 두께로 증착하되, 본 발명의 목적상 500∼700Å의 두께범위를 갖는 것이 바람직하다. 상기한 WF6와 SiH4가스로부터 텅스텐층이 형성되는 반응식은 다음과 같다.In addition, the first silicide layer 60 is deposited to a thickness of 600 kPa through the reaction of WF 6 and SiH 4 gas, but preferably has a thickness range of 500 to 700 kPa for the purposes of the present invention. The reaction scheme in which the tungsten layer is formed from the above-described WF 6 and SiH 4 gas is as follows.
도 5는 도 4의 결과물상에 제2 확산방지막(70), 제2 실리사이드층(80) 및 후속하는 식각 공정시 제2 실리사이드층(80)을 보호하기 위한 산화막(90)이 순차적으로 형성된 모습을 보여준다. 여기서 상기 제2 확산방지막(70)의 형성에는 역시 PECVD 방법이 이용되었으며 SiN을 약 40Å 정도의 두께로 형성하였고, 본 발명의 목적상 제2 확산방지막(70)의 두께는 30∼50Å로 하는 것이 바람직하다.FIG. 5 is a view in which the second diffusion barrier layer 70, the second silicide layer 80, and an oxide layer 90 for protecting the second silicide layer 80 during the subsequent etching process are sequentially formed on the resultant of FIG. 4. Shows. In this case, the PECVD method was also used to form the second diffusion barrier layer 70, and the SiN was formed to a thickness of about 40 GPa. For the purpose of the present invention, the thickness of the second diffusion barrier 70 is 30 to 50 GPa. desirable.
상기 제2 실리사이드층(80)은 WF6와 SiH4가스를 이용하여 상기 제1 실리사이드층(60)과 동일한 방식으로 800Å의 두께로 증착되었으며, 700∼1000Å의 두께범위가 적당하다.The second silicide layer 80 was deposited to a thickness of 800 kW in the same manner as the first silicide layer 60 using WF 6 and SiH 4 gas, and a thickness range of 700 to 1000 kW is appropriate.
계속하여 게이트 전극이 될 부분에 마스크(미도시)를 형성하고, 상기 산화막(90), 제2 실리사이드층(80), 제2 확산방지막(70), 제1 실리사이드층(60), 제1 확산방지막(50), 도프트 폴리실리콘층(30) 및 게이트 산화막(20)을 상기 마스크를 이용하여 순차적으로 식각한 후 마지막으로 상기 산화막(90)을 제거함으로써 게이트 전극(200)을 형성하였다. 이렇게 형성된 게이트 전극(200)의 결과가 도 6에 도시되었다.Subsequently, a mask (not shown) is formed on a portion to be a gate electrode, and the oxide film 90, the second silicide layer 80, the second diffusion barrier layer 70, the first silicide layer 60, and the first diffusion are formed. The gate film 200 was formed by sequentially etching the barrier layer 50, the doped polysilicon layer 30, and the gate oxide layer 20 using the mask, and finally removing the oxide layer 90. The result of the gate electrode 200 thus formed is shown in FIG. 6.
위와 같은 일련의 공정을 통하여 반도체 트랜지스터의 게이트 전극이 제조되었으며, 후속하는 열처리(annealing) 공정을 거치더라도 상기한 바와 같이 도프트 폴리실리콘층(30)과 제1 실리사이드층(60) 사이에 형성된 제1 확산방지막(50) 및 제1 실리사이드층(60)과 제2 실리사이드층(80) 사이에 형성된 제2 확산방지막(70)으로 인하여 상기 텅스텐 실리사이드층에 함유된 불소 이온(F-)이 게이트 산화막으로 확산되는 것을 방지할 수가 있었다.The gate electrode of the semiconductor transistor is manufactured through the above-described process, and the first electrode formed between the doped polysilicon layer 30 and the first silicide layer 60 as described above even though the annealing process is followed. Due to the diffusion barrier 50 and the second diffusion barrier 70 formed between the first silicide layer 60 and the second silicide layer 80, the fluorine ions (F − ) contained in the tungsten silicide layer are gate oxide films. Could be prevented from spreading.
상술한 바와 같이 본 발명에 따른 반도체 장치의 게이트 전극 제조방법에 의하면, 폴리사이드 구조를 갖는 게이트 전극에 있어서 2중으로 형성된 확산방지막을 통하여 텅스텐 실리사이드층에 함유된 불소 이온(F-)이 후속하는 열처리 공정시 게이트 산화막으로 확산되어 게이트 산화막의 특성을 열화시킴으로써 소자의 신뢰성을 떨어뜨리는 것을 미연에 방지할 수 있는 이점이 있다.As described above, according to the method of manufacturing a gate electrode of a semiconductor device according to the present invention, in a gate electrode having a polyside structure, a heat treatment in which a fluorine ion (F − ) contained in a tungsten silicide layer is subsequently heated through a double diffusion barrier film. In the process, the diffusion of the gate oxide into the gate oxide film deteriorates the characteristics of the gate oxide film, thereby reducing the reliability of the device.
본 발명은 상기 실시예에만 한정되지 않으며, 본 발명의 기술적 사상의 범위내에서 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 명백하다.The present invention is not limited to the above embodiments, and it is apparent that many modifications are possible by those skilled in the art to which the present invention pertains within the scope of the technical idea of the present invention.
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| KR1019970077325A KR19990057276A (en) | 1997-12-29 | 1997-12-29 | Method for manufacturing gate electrode of semiconductor device |
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| KR (1) | KR19990057276A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100965023B1 (en) * | 2003-06-30 | 2010-06-21 | 주식회사 하이닉스반도체 | Method of forming a WSix layer in a semiconductor device |
| KR20110100504A (en) * | 2010-03-04 | 2011-09-14 | 삼성전자주식회사 | Semiconductor device and method of fabricating the same |
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1997
- 1997-12-29 KR KR1019970077325A patent/KR19990057276A/en not_active Application Discontinuation
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| KR20110100504A (en) * | 2010-03-04 | 2011-09-14 | 삼성전자주식회사 | Semiconductor device and method of fabricating the same |
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