KR19990055195A - 반도체 장치의 소자 분리막 형성방법 - Google Patents

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Abstract

본 발명은 반도체 제조 분야에 관한 것으로, 특히 소자간의 전기적 분리를 위한 소자 분리 공정에 관한 것이며, 더 자세히는 STI(Shallow Trench Isolation) 공정에 관한 것이다. 본 발명은 STI 공정시 트렌치 매립 산화막으로 사용되는 SiH4-H2O2USG의 막질을 보다 치밀하게 하여 후속 공정에 따른 손실을 감소시키는 반도체 장치의 소자 분리막 형성방법을 제공하는데 그 목적이 있다. 이를 위하여 본 발명으로부터 제공되는 특징적인 반도체 장치의 소자 분리막 형성방법은 반도체 기판 상에 산화 방지막 패턴을 형성하는 제1 단계; 상기 제1 단계 수행후 노출된 상기 반도체 기판에 트렌치를 형성하는 제2 단계; 전체구조 상부에 SiH4-H2O2산화막을 증착하는 제3 단계; 상기 SiH4-H2O2산화막에 실리콘 및 산소 이온주입을 실시하는 제4 단계; 상기 SiH4-H2O2산화막 내의 댕글링 본드에 Si-O 결합을 유도하는 제1 열처리를 실시하는 제5 단계; 및 상기 SiH4-H2O2산화막의 화학·기계적 연마 및 상기 산화 방지막 패턴 제거 공정을 실시하는 제6 단계를 포함하여 이루어진다.

Description

반도체 장치의 소자 분리막 형성방법
본 발명은 반도체 제조 분야에 관한 것으로, 특히 소자간의 전기적 분리를 위한 소자 분리 공정에 관한 것이며, 더 자세히는 STI(Shallow Trench Isolation) 공정에 관한 것이다.
STI 공정은 반도체 장치의 디자인 룰(design rule)의 감소에 따른 필드 산화막의 열화와 같은 공정의 불안정 요인을 근본적으로 해결할 수 있는 소자 분리 공정이다.
SiH4-H2O2USG(Undoped Silicate Glass)는 우수한 갭-필링(gap-filling) 특성 및 평탄화 특성을 가지고 있어 STI 공정에 적합한 산화막으로 주목되고 있다. 그러나, SiH4-H2O2USG를 STI 공정에 적용할 경우, 다른 산화막에 비하여 그 막질이 치밀하지 못하기 때문에 후속 공정 진행시 손실이 발생하는 문제점이 있었다.
이하, 첨부된 도면 도 1 및 도 2를 참조하여 종래 기술에 따른 STI 공정 및 그 문제점을 설명한다.
우선, 첨부된 도면 도 1은 실리콘 기판(10)에 형성된 트렌치에 SiH4-H2O2USG(11)가 매립된 상태를 나타낸 것으로, SiH4-H2O2USG(11)의 막질 자체가 치밀하지 못하기 때문에 화학·기계적 연마(CMP) 공정 후 계속되는 몇 차례의 습식 식각 공정에서 손실이 발생하며, 특히 패드 산화막/패드 질화막 패턴(도시되지 않음)과의 경계면 즉, 트렌치 가장자리부분에서 다른 부분에 비해 과도한 식각이 일어나 골(A)이 형성된 상태를 도시하고 있다.
이러한 SiH4-H2O2USG(11)에 형성된 골(A) 부분에서 후속 게이트 전극 형성을 위한 폴리실리콘막의 식각시 식각 잔유물(residue)이 발생하고, 이러한 식각 잔유물이 브릿지(bridge)를 유발하는 문제점이 있었다.
다음으로, 첨부된 도면 도 2는 실리콘 기판(20)에 형성된 트렌치에 SiH4-H2O2USG(21)가 매립된 상태를 나타낸 것으로, 화학·기계적 연마(CMP) 공정 후 계속되는 몇 차례의 습식 식각 공정에서 트렌치를 매립하고 있는 SiH4-H2O2USG(21)가 과도하게 식각된 경우를 도시한 것이다.
도시된 바와 같이 SiH4-H2O2USG(21)가 과도하게 식각되면 패드 산화막/패드 질화막 패턴(도시되지 않음) 제거후 트렌치 내부의 SiH4-H2O2USG(21)가 활성 영역으로 정의되는 실리콘 기판(20) 보다 낮아 단차를 형성하게 되며, 이러한 단차는 후속 공정을 어렵게 하며, 특히 후속 게이트 전극 형성을 위한 폴리실리콘막 식각시 식각 잔유물을 발생시키고, 결국 브릿지에 의한 폐일(fail)을 유발하는 원인이 되는 문제점이 있었다.
본 발명은 STI 공정시 트렌치 매립 산화막으로 사용되는 SiH4-H2O2USG의 막질을 보다 치밀하게 하여 후속 공정에 따른 손실을 감소시키는 반도체 장치의 소자 분리막 형성방법을 제공하는데 그 목적이 있다.
도 1은 종래 기술에 따른 반도체 장치의 STI 공정도.
도 2는 종래 기술에 따른 반도체 장치의 STI 공정도.
도 3a 내지 도 3i는 본 발명의 일실시예에 따른 반도체 장치의 STI 공정도.
* 도면의 주요 부분에 대한 부호의 설명
30 : 실리콘 기판 31 : 패드 산화막
32 : 패드 질화막 33 : 열산화막
34 : SiH4-H2O2USG 35 : 플라즈마 산화막
본 발명으로부터 제공되는 특징적인 반도체 장치의 소자 분리막 형성방법은 반도체 기판 상에 산화 방지막 패턴을 형성하는 제1 단계; 상기 제1 단계 수행후 노출된 상기 반도체 기판에 트렌치를 형성하는 제2 단계; 전체구조 상부에 SiH4-H2O2산화막을 증착하는 제3 단계; 상기 SiH4-H2O2산화막에 실리콘 및 산소 이온주입을 실시하는 제4 단계; 상기 SiH4-H2O2산화막 내의 댕글링 본드에 Si-O 결합을 유도하는 제1 열처리를 실시하는 제5 단계; 및 상기 SiH4-H2O2산화막의 화학·기계적 연마 및 상기 산화 방지막 패턴 제거 공정을 실시하는 제6 단계를 포함하여 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명을 상술한다.
첨부된 도면 도 3a 내지 도 3i는 본 발명의 일실시예에 따른 반도체 장치의 STI 공정을 도시한 것이다.
우선, 도 3a에 도시된 바와 같이 실리콘 기판(30) 상에 패드 산화막(31) 및 패드 질화막(32)을 각각 100∼200Å 및 1000∼2500Å 두께로 증착한다.
다음으로, 도 3b에 도시된 바와 같이 패드 질화막(32) 및 패드 산화막(31)을 선택적 식각하고, 실리콘 기판(30)에 트렌치를 형성한다.
계속하여, 도 3c에 도시된 바와 같이 트렌치 식각시 발생한 실리콘 기판(30)의 스트레스 및 결함을 제거하기 위하여 제1 열산화를 실시하여 150∼200Å 두께의 희생 열산화막(도시되지 않음)을 성장시키고 습식 식각을 실시하여 제거한다. 이어서, 트렌치 측벽 산화를 위한 제2 열산화를 실시하여 150∼200Å 두께의 열산화막(33)을 성장시킨다.
다음으로, 도 3d에 도시된 바와 같이 NH4OH 용액(SC-1, Piranha 등의 완제품 용액을 사용할 수 있다)을 사용하여 전체구조 표면을 친수화 처리하여 후속 SiH4-H2O2USG(34) 증착이 고르게 이루어지도록 한 다음, SiH4-H2O2USG(34)를 3000∼6000Å 두께로 증착하여 광역 평탄화를 이룬다. 이때, SiH4-H2O2USG(34)의 증착은 100∼200sccm(standard cubic centimeter per minute)의 SiH4와 0.5∼1.0g/분(min)의 H2O2를 사용하여 -10∼-20℃의 온도와 0.5∼1.0torr의 압력 하에서 증착한다.
이어서, 도 3e에 도시된 바와 같이 SiH4-H2O2USG(34) 내부의 수분 방출을 위한 제1 열처리를 실시한다. 이때, 제1 열처리는 200∼400℃의 온도와 1∼5torr의 압력 하에서 3∼10분 동안 실시하며, 주로 H2O2가 방출된다.
계속하여, 도 3f에 도시된 바와 같이 실리콘(Si) 이온주입 및 산소(O) 이온주입을 동일 장비 내에서 연속적으로 실시한다. 이때, 실리콘과 산소의 이온주입 순서는 중요하지 않으며, 다만 산소 원자의 양이 실리콘 원자의 도즈량 보다 2배 이상 많이 주입되도록 한다. 또한, 이온주입 에너지는 100∼1000keV로 하고, 도즈량은 1013∼1015/㎠로 조절하여 수행한다. 특히 이온주입 에너지는 활성 영역 상부를 덮고 있는 패드 질화막(32) 및 SiH4-H2O2USG(34)의 두께를 고려하여 조절함으로써 활성 영역에 과도한 실리콘 및 산소의 도핑이 이루어지는 것을 방지하여야 한다.
다음으로, 도 3g에 도시된 바와 같이 후속 고온의 열처리 공정시 SiH4-H2O2USG(34)에 균열(crack)이 형성되는 것을 방지하기 위하여 보호막(capping layer)으로써 플라즈마 산화막(PECVD oxide)(35)을 500∼3000Å 두께로 증착한다.
이어서, 도 3h에 도시된 바와 같이 SiH4-H2O2USG(34) 내부의 수분 제거 및 막질 치밀화를 위한 제2 열처리를 실시한다. 이때, 제2 열처리는 제1 열처리시 보다 높은 900∼1100℃의 온도와 질소 또는 산소 분위기에서 30∼60분 동안 실시하며, 주로 H2O가 방출된다. 이러한 제2 열처리에서 막질이 치밀화될 수 있는 이유는 이온주입된 실리콘과 산소가 SiH4-H2O2USG(34) 내의 비결합 상태로 존재하는 산소 및 실리콘과 결합하여 Si-O 결합을 형성함으로써 네트워크(network) 구조를 이루기 때문이다.
끝으로, 도 3i에 도시된 바와 같이 플라즈마 산화막(35) 및 SiH4-H2O2USG(34)의 화학·기계적 연마 공정 및 패드 질화막(32) 및 패드 산화막(31) 제거 공정을 실시하여 STI 공정을 완료한다.
상기한 일실시예는 본 발명의 바람직한 실시예를 나타낸 것으로, 본 발명을 한정하고자 하는 것이 아니며, 일실시예에 나타난 바와 같이 본 발명은 STI 공정시 트렌치 매립 물질로 사용되는 SiH4-H2O2USG의 막질을 치밀화하여 후속 습식 식각 및 세정 공정시에 발생할 수 있는 손실을 최소화할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서와 같이 본 발명은 STI 공정시 트렌치 매립 물질로 사용되는 SiH4-H2O2USG의 막질을 치밀화하여 후속 습식 식각 및 세정 공정시에 발생할 수 있는 손실을 최소화할 수 있으며, 이로 인하여 종래 기술에서 발생하는 식각 잔유물에 의한 소자의 폐일 을 방지할 수 있어 반도체 장치의 수율 향상을 기대할 수 있다.

Claims (12)

  1. 반도체 기판 상에 산화 방지막 패턴을 형성하는 제1 단계;
    상기 제1 단계 수행후 노출된 상기 반도체 기판에 트렌치를 형성하는 제2 단계;
    전체구조 상부에 SiH4-H2O2산화막을 증착하는 제3 단계;
    상기 SiH4-H2O2산화막에 실리콘 및 산소 이온주입을 실시하는 제4 단계;
    상기 SiH4-H2O2산화막 내의 댕글링 본드에 Si-O 결합을 유도하는 제1 열처리를 실시하는 제5 단계; 및
    상기 SiH4-H2O2산화막의 화학·기계적 연마 및 상기 산화 방지막 패턴 제거 공정을 실시하는 제6 단계
    를 포함하여 이루어진 반도체 장치의 소자 분리막 형성방법.
  2. 제 1 항에 있어서,
    상기 제2 단계 수행후,
    상기 트렌치 내부에 150 내지 200Å의 제1 열산화막을 형성하는 제7 단계;
    상기 제1 열산화막을 습식 제거하는 제8 단계; 및
    상기 트렌치 내부에 150 내지 200Å의 제2 열산화막을 형성하는 제9 단계를 더 포함하여 이루어진 반도체 장치의 소자 분리막 형성방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제3 단계 수행전,
    상기 SiH4-H2O2산화막의 증착 표면을 친수화하는 제10 단계를 더 포함하여 이루어진 반도체 장치의 소자 분리막 형성방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제3 단계 수행후,
    상기 SiH4-H2O2산화막 내의 수분 제거를 위한 제2 열처리를 실시하는 제11 단계를 더 포함하여 이루어진 반도체 장치의 소자 분리막 형성방법.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 제4 단계 수행후,
    상기 제1 열처리시 상기 SiH4-H2O2산화막에 균열이 발생하는 것을 방지하기 위한 보호막을 형성하는 제12 단계를 더 포함하여 이루어진 반도체 장치의 소자 분리막 형성방법.
  6. 제 1 항에 있어서,
    상기 제3 단계가
    100 내지 200sccm의 SiH4및 0.5 내지 1.0g/분의 H2O2를 사용하여, -10 내지 -20℃의 온도와 0.5 내지 1.0torr의 압력 하에서 수행되는 반도체 장치의 소자 분리막 형성방법.
  7. 제 1 항 또는 제 6 항에 있어서,
    상기 SiH4-H2O2산화막이
    3000 내지 6000Å인 반도체 장치의 소자 분리막 형성방법.
  8. 제 1 항에 있어서,
    상기 제4 단계가
    100 내지 1000keV의 이온주입 에너지와 1013내지 1015/㎠의 도즈량을 사용하여 이루어지되, 상기 산소가 상기 실리콘 보다 적어도 2배로 주입되도록 하는 반도체 장치의 소자 분리막 형성방법.
  9. 제 1 항에 있어서,
    상기 제1 열처리가
    900 내지 1100℃의 온도와 질소 또는 산소 분위기에서 30분 내지 60분 동안 실시되는 반도체 장치의 소자 분리막 형성방법.
  10. 제 3 항에 있어서,
    상기 제10 단계가
    NH4OH 용액을 사용하여 실시되는 반도체 장치의 소자 분리막 형성방법.
  11. 제 4 항에 있어서,
    상기 제2 열처리가
    200 내지 400℃의 온도와 1 내지 5torr의 압력 하에서 3 내지 10분 동안 실시되는 반도체 장치의 소자 분리막 형성방법.
  12. 제 5 항에 있어서,
    상기 보호막이
    500 내지 3000Å 두께의 플라즈마 산화막인 반도체 장치의 소자 분리막 형성방법.
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KR1019970075107A KR100257764B1 (ko) 1997-12-27 1997-12-27 반도체 장치의 소자 분리막 형성방법

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100345064B1 (ko) * 2000-06-30 2002-07-20 주식회사 하이닉스반도체 디싱을 방지하기 위한 쉘로우트렌치분리 형성방법
KR100580774B1 (ko) * 2004-12-24 2006-05-15 동부일렉트로닉스 주식회사 플라즈마를 이용한 반도체 소자의 절연막 형성 방법
KR100766269B1 (ko) * 2005-12-28 2007-10-15 동부일렉트로닉스 주식회사 반도체소자의 에스티아이 형성방법

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