KR19990052443A - How to use RAM and devices - Google Patents
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Abstract
가. 청구범위에 기재된 발명이 속한 기술분야end. TECHNICAL FIELD OF THE INVENTION
램 사용 기술RAM usage technology
나. 발명이 해결하려고 하는 기술적 과제I. Technical Problems to be Solved by the Invention
데이터의 용량이 적은 IC로도, 한번에 처리하는 데이터의 용량이 보다 많은 램을 메모리의 낭비 없이 사용한다.Even with an IC with a small amount of data, a RAM having more data to be processed at a time is used without wasting memory.
다. 그 발명의 해결방법의 요지All. The point of the solution of the invention
한번에 처리하는 데이터의 용량이 많은 즉, 예를 들어 16비트인 램을 한번에 처리하는 데이터의 용량이 적은 즉, 예를 들어 8비트인 IC가 사용함에 있어서, 상기 16비트 램에 어드레스를 인가할 때, 상기 어드레스에 의해 선택되는 16비트의 데이터 중 상위 8비트와, 하위 8비트를 선택하는 신호 중 어느 한 신호를 선택하는 신호도 같이 인가한다.When an IC having a capacity of data to be processed at a time is large, that is, for example, an IC having a capacity of processing a RAM of 16 bits at a time, that is, for example, 8 bits is used, , A signal for selecting either the upper 8 bits of the 16 bits of data selected by the address or the lower 8 bits of the data is also applied.
라. 발명의 중요한 용도:la. An important use of the invention:
램 사용에 중요히 적용된다.It is important to use RAM.
Description
본 발명은 램(RAM: Random Access Memory)의 사용 방법 및 장치에 관한 것으로, 특히 8비트 데이터버스를 가지는 IC로도 16비트 데이터버스를 가지는 램을 사용할 수 있게 하기 위한 램 사용 방법 및 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method and apparatus for using a RAM (Random Access Memory), and more particularly, to a RAM using method and apparatus for using a RAM having a 16-bit data bus as an IC having an 8-bit data bus .
디램(Dynamic RAM)을 중심으로 하여 반도체 메모리 장치로 중요히 사용되고 있는 램은 자기 디스크나 광디스크 등의 기록 매체보다 상대적으로 메모리 저장 용량 면에서는 다소 뒤떨어지지만 소형, 신뢰도, 및 저렴한 가격이라는 장점과, 고속 동작이 가능하여 매우 급속히, 개발 보급되어 왔다.DRAM, which is mainly used as a semiconductor memory device centered on dynamic RAM, is relatively less in terms of memory storage capacity than a recording medium such as a magnetic disk or an optical disk, but has advantages of small size, reliability, and low cost, And it has been developed and spread very rapidly.
램은 데이터를 임의의 위치에 기록하고, 임의의 위치에 기록된 데이터를 독출할 수 있으며, 데이터의 반복 기록과 독출이 가능하다. 이러한 동작을 수행하기 위해 램에는 데이터들의 기록, 독출 즉, 입, 출력을 위한 데이터라인과, 데이터가 기록, 혹은 독출되는 램 내의 특정한 위치를 지정하는 어드레스(address)신호를 위한 어드레스라인과, 데이터를 입력, 혹은 출력할 것인 지의 여부를 결정하기 위한 입, 출력 선택라인 등이 필요하다.The RAM can record the data at an arbitrary position, read the data recorded at an arbitrary position, and can repeatedly record and read the data. In order to perform such operations, a ram includes a data line for writing, reading, inputting and outputting data, an address line for an address signal for specifying a specific position in the RAM to which data is to be written or read, And an input / output selection line for determining whether to input or output the output signal.
이하 상기한 디램의 구조와 동작을 첨부한 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, the structure and operation of the DRAM will be described in detail with reference to the accompanying drawings.
도 1은 일반적인 램(RAM)의 개략적인 블록 구성도이고, 도 2는 도 1의 램의 동작을 설명하기 위한 주요 신호 파형도이다. 도 1에는 메모리를 구성하는 기본 단위, 즉 메모리셀(memory cell) 19를 가로 폭이 2N칼럼(column)이고, 세로 폭이 2N로우(low)인 메모리메트릭스(matrix) 18에 2NX 2N개로 구성하고 있는 램이 도시되어 있다. 상기한 가로와 세로 폭은 램에 따라 각각 다양할 수 있다. 상기한 램에 저장된 데이터를 읽어내기 위해서는 통상 로우어드레스 N개와 칼럼어드레스 N개가 필요하다.FIG. 1 is a schematic block diagram of a general RAM, and FIG. 2 is a main signal waveform diagram for explaining the operation of the RAM of FIG. In Figure 1, the base unit, that the memory matrix (matrix) 18 memory cell (memory cell) 19 a and a 2 N column (column) the lateral width and vertical width of 2 N low (low) that form the memory 2 N X a RAM that comprise 2 N pieces is illustrated. The horizontal and vertical widths may vary depending on the RAM. In order to read the data stored in the RAM, normally, N row addresses and N column addresses are required.
로우디코더 20은 로우어드레스버퍼 12로부터 로우어드레스가 입력되면, 이를 디코딩(decoding)하여 2N개의 로우(WL: Word Line)중 한 개의 원하는 로우를 선택한다. 마찬가지로 칼럼디코더 22는 칼럼어드레스버퍼 14로부터 칼럼어드레스가 입력되면, 이를 디코딩하여 2N개의 칼럼(BL: Bit Line)중 한 개의 원하는 칼럼을 선택한다. 램이 데이터를 출력하는 동작을 수행 중인 경우에는 상기한 방식으로 선택된 메모리셀 19에 저장된 데이터는 데이터출력버퍼 26을 통해 외부로 출력데이터(Dout)로 출력되며, 현재 램이 데이터를 입력하는 동작을 수행중인 경우에는 데이터입력버퍼 24를 통해 상기 선택된 메모리셀 19로 입력데이터(Din)가 입력된다.When a row address is input from the row address buffer 12, the row decoder 20 decodes the row address to select one of 2 N rows (word lines). Similarly, when the column address is input from the column address buffer 14, the column decoder 22 decodes the column address to select one of the 2 N columns (BL: Bit Line). When the RAM is in operation of outputting data, the data stored in the memory cell 19 selected in the above manner is output to the outside via the data output buffer 26 as output data Dout, The input data Din is input to the selected memory cell 19 through the data input buffer 24.
한편 N개이 로우어드레스와 N개의 칼럼어드레스는 어드레스라인의 수를 줄이기 위해 도 2에 도시된 바와 같이 통상 같은 어드레스 라인(A0∼AN-1)으로 순차적으로 입력되며, 현재 어드레스라인으로 입력되는 어드레스가 로우어드레이스인지, 칼럼어드레스인지를 분간하기 위해 로우 액티브 상태인 /RAS(Row Address Strobe)와, /CAS(Column Address Strobe)신호가 이용된다.On the other hand, in order to reduce the number of address lines, N row addresses and N column addresses are sequentially input to the same address lines (A 0 through A N-1 ) as shown in FIG. 2, RAS (row address strobe) and / CAS (column address strobe) signals, which are in a low active state, are used to discriminate whether the address is a low address or a column address.
상기한 /RAS신호와 /CAS신호는 각각 도 1에 도시된 RAS버퍼 10과, CAS버퍼 16에 입력되는데, RAS버퍼 10은 도 2에 도시된 바와 같이 /RAS신호가 로우에지(edge)일 때 로우어드레스버퍼 12로 현재 어드레스라인에 있는 어드레스를 입력시키고, CAS버퍼 12는 /CAS신호가 로우에지일 때 칼럼어드레스버퍼 14로 현재 어드레스라인에 있는 어드레스를 입력시켜서, 어드레스를 입력받게 된다.The / RAS signal and the / CAS signal are input to the RAS buffer 10 and the CAS buffer 16 shown in FIG. 1, respectively. When the / RAS signal is a low edge as shown in FIG. 2, The address in the current address line is input to the row address buffer 12 and the address in the current address line is input to the column address buffer 14 when the / CAS signal is at the low edge.
상기한 램에는 데이터의 입, 출력 여부를 결정하기 위한 라인(/WO 등)과 이 외에 전원공급을 위한 파워라인 등이 더 구비된다.The RAM is further provided with a line (/ WO, etc.) for determining whether data is input or output, and a power line for supplying power in addition to the line.
한편 상기한 바와 같은 램은 같은 메모리 용량이라도 데이터 처리 방식에 따라 여러 가지로 나누어질 수 있다. 메모리 용량인 16M 비트(bit)인 16M 램을 예로 들면, 16M 램은 16M X 1, 4M X 4, 2M X 8, 및 1M X 16 등, [a]M X [b]의 형태로 표시되며 구분될 수 있는데, [a]는 어드레스에 의해 선택되어지는 메모리의 개수(이를 memory depth라고도 부른다)를 뜻하며, [b]는 한 어드레스에 몇 비트의 데이터가 존재하는가를, 즉 한 어드레스에 의해 동시에 읽혀지거나 쓰여지는 데이터의 양(이를 bit width라고도 부른다)을 나타낸다. 즉, 1 비트의 데이터를 16M개 모아 놓은 것은 16M X 1이고, 4 비트의 데이터를 4M개 모아 놓은 것은 4M X 4, 16 비트의 데이터를 1M개 모아놓은 것은 1M X 16으로 표시하며, 모두 한 칩(chip)에 16M개의 셀이 집적되어 있으므로, 16M 램이라 부른다.On the other hand, even if the RAM has the same memory capacity, it can be divided into several types according to the data processing method. For example, 16M RAM, which is 16M bits of memory, is displayed in the form of [a] MX [b], such as 16M X 1, 4M X 4, 2M X 8, , Where [a] is the number of memories (also called memory depths) selected by the address, [b] is the number of bits in one address, The amount of data to be written (also called bit width). That is, a 16M 1-bit data set is 16M X 1, a 4M 4-bit data set is 4M X 4, a 1M 16-bit data set is a 1M X 16 set, Since 16M cells are integrated on the chip, it is called 16M RAM.
그런데 상기한 램을 사용함에 있어서, 예를 들어 한번에 처리하는 데이터의 양이 8비트, 즉, 데이터버스 라인이 8개인 IC(Integrated Circuit)(이하 8비트 IC라 함)는 상기한 16M 램 중에서는 2M X 8 램을 사용하여야 한다. 현재 램은 한번에 처리하는 데이터의 양이 16비트인 램(이하 16비트 램이라 함)이 범용되고 있으며, 이때 8비트 IC로는 16비트 램을 사용할 수 없는 문제점이 있었다. 굳이 8비트 IC로 16비트 램을 사용하려면 16비트 램의 상위 혹은, 하위 8비트 부분 즉, 전체 용량의 반은 사용할 수 없었다.In using the above-mentioned RAM, for example, an IC (Integrated Circuit) having 8 bits of data to be processed at one time, that is, 8 data bus lines (hereinafter referred to as an 8-bit IC) 2M X 8 RAM should be used. Currently, RAM is a 16-bit RAM (hereinafter, referred to as 16-bit RAM), and the 8-bit IC can not use 16-bit RAM. To use 16-bit RAM as an 8-bit IC, the upper or lower 8 bits of 16-bit RAM, half of the total capacity, could not be used.
따라서 본 발명의 목적은, 한번에 처리할 수 있는 데이터의 용량이 8비트인 IC로도, 한번에 처리하는 데이터의 용량의 16비트인 램을 메모리의 낭비 없이 사용할 수 있게 하기 위한 램 사용 방법 및 장치를 제공함에 있다.It is therefore an object of the present invention to provide a method and apparatus for using a RAM to enable a 16-bit RAM having a data capacity to be processed at one time to be used without wasting memory, even if the capacity of the data to be processed at one time is 8 bits. .
본 발명의 다른 목적은 한번에 처리하는 데이터의 용량이 적은 IC로도, 한번에 처리하는 데이터의 용량이 보다 많은 램을 메모리의 낭비 없이 사용할 수 있는 램 사용 방법 및 장치를 제공함에 있다.It is another object of the present invention to provide a method and an apparatus for using a RAM in which even a small amount of data to be processed at one time can use a RAM having a larger capacity of data to be processed at one time, without waste of memory.
상기한 목적을 달성하기 위해 본 발명은 한번에 처리하는 데이터의 용량이 16비트인 램을 한번에 처리하는 데이터의 용량이 8비트인 IC가 사용함에 있어서, 상기 16비트 램에 어드레스를 인가할 때, 상기 어드레스에 의해 선택되는 16비트의 데이터 중 상위 8비트와, 하위 8비트를 선택하는 신호 중 어느 한 신호를 선택하는 신호도 같이 인가함을 특징으로 한다.According to an aspect of the present invention, there is provided an IC having a 16-bit RAM having a capacity of data of 8 bits for processing a RAM at a time, A signal for selecting either the upper 8 bits of the 16-bit data selected by the address or the signal for selecting the lower 8 bits is also applied.
도 1은 일반적인 램(RAM)의 개략적인 블록 구성도1 is a schematic block diagram of a general RAM
도 2는 도 1의 램의 동작을 설명하기 위한 주요 신호 파형도Fig. 2 is a diagram of a main signal waveform for explaining the operation of the RAM of Fig. 1
도 3은 본 발명의 일 실시예에 따른 램 사용 방식을 설명하기 위한 램과 IC의 연결 관계의 개략적인 회로도3 is a schematic circuit diagram of a connection relationship between a RAM and an IC for explaining a method of using a RAM according to an embodiment of the present invention.
도 4는 도 3의 본 발명의 특징에 따른 주요 신호 파형도4 is a block diagram of a main signal waveform according to an aspect of the present invention,
도 5는 본 발명의 다른 일 실시예에 따른 램 사용 방식을 설명하기 위한 램과 IC 연결 관계의 개략적인 회로도5 is a schematic circuit diagram of a RAM and an IC connection relationship for explaining a method of using a RAM according to another embodiment of the present invention.
이하 본 발명에 따른 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 하기 설명에서는 인버터, 플립플롭 등 구체적인 구성 소자와 같은 특정 사항들이 나타나고 있는데 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐 이러한 특정 사항들이 본 발명의 범위 내에서 소정의 변형이나 혹은 변경이 이루어질 수 있음은 이 기술분야에서 통상의 지식을 가진 자에게는 자명하다 할 것이다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the following description, specific items such as inverters, flip-flops, and the like are shown, which are provided for better understanding of the present invention. It is to be understood that certain changes and modifications may be made without departing from the scope of the present invention Will be apparent to those skilled in the art.
도 3은 본 발명의 일 실시예에 따른 램 사용 방식을 설명하기 위한 램과 IC의 어드레스라인 및 데이터라인 등의 연결 관계의 개략적인 회로도이며, 도 4는 도 3의 본 발명의 특징에 따른 주요 신호 파형도이다. 도 3에는 설명의 편의를 위해 8비트 IC와 16비트 램 중 메모리메트릭스의 기록 폭과 세로 폭이 같은 1M X 16의 램을 일 예로 들었다.3 is a schematic circuit diagram illustrating a connection relationship between a RAM and an address line and a data line of a RAM for explaining a method of using a RAM according to an embodiment of the present invention. Fig. In FIG. 3, for convenience of explanation, a 1M X 16 RAM having the same recording width and vertical width as the memory matrix among the 8-bit IC and the 16-bit RAM is taken as an example.
1M X 16 램은 1M개의 어드레스, 즉 220개의 어드레스이며, 이는 같은 가로 폭과 세로 폭을 갖는 메모리메트릭스에서 가로 폭과 X 세로 폭이 210X 210으로 구성되므로 로우어드레스의 개수와 칼럼어드레스의 비트 수가 각각 10비트씩이면 충분하다. 그런데 도 3에 도시된 바와 같이, 8비트 IC에 본 발명의 특징에 따라 11번째 어드레스라인(A10)이 더 구비된다.1M X 16 RAM is 1M addresses, that is, 2 20 addresses. In the memory matrix having the same width and width, the width and the X width are 2 10 X 2 10 , so the number of row addresses and the column address 10 bits each are sufficient. However, as shown in FIG. 3, the 8-bit IC is further provided with the 11th address line A 10 according to the feature of the present invention.
상기 어드레스라인(A10)은 본 발명의 특징에 따라, 상기 로우어드레스 및 칼럼어드레스에 의해 선택되는 16비트의 데이터 중 상위 8비트와, 하위 8비트를 선택하기 위한 신호로 이용된다. 보다 상세히 설명하면, 통상 16비트 램에는 어드레스신호에 의해 선택된 16비트의 데이터 중 상위 8비트와, 하위 8비트를 선택할 수 있는 선택신호를 입력받게 구성되어 있는데 이러한 선택신호는 통상 로우 인에이블 신호이며, 각각 /LCAS(lower CAS)신호, /UCAS(Upper CAS)신호로 표시한다. 이러한 /LCAS신호와 /UCAS신호를 본 발명의 일 실시예에서는 /CAS신호와 상기 어드레스라인(A10) 및, /RAS신호를 이용하여 바이트제어부 40에서 제어하게 된다.The address line A 10 is used as a signal for selecting the upper 8 bits and the lower 8 bits of the 16 bits of data selected by the row address and the column address, according to a feature of the present invention. More specifically, a 16-bit RAM is typically configured to receive the upper 8 bits of the 16-bit data selected by the address signal and the lower 8 bits of the selection signal. This selection signal is normally a row enable signal , An LCAS (lower CAS) signal, and a / UCAS (Upper CAS) signal, respectively. The / LCAS signal and the / UCAS signal are controlled by the byte control unit 40 using the / CAS signal and the address line A 10 and / RAS in the embodiment of the present invention.
바이트제어부 40은 상기 어드레스라인(A10)을 입력받고, 클럭신호로 /RAS신호의 인버퍼 42에 의해 인버팅된 신호를 이용하는 에지트리거 D 플립플롭(edge trigger D flip flop) 44와, 상기 플립플롭 44의 출력단 Q 및
이하 바이트제어부 40의 동작을 IC 30 및 램 32의 동작과 관련하여 살펴보기로 한다. 먼저 8비트 IC 30은 16비트 램 32의 데이터의 입, 출력시 도 4에 도시된 바와 같이 로우어드레스를 16비트 램 32에 인가하게 된다. 이때 어드레스라인(A10)으로 본 발명의 특징에 따라 상기 어드레스에 의해 선택된 16비트 데이터 중 상위의 바이트를 선택할 것인가 하위의 바이트를 선택할 것인가 하는 선택 비트를 출력하게 된다. 도 4에서는 "0"과 "1" 중 "1"을 출력하는 경우를 예로 들고 있다. 이러한 선택 비트 "1"은 본 발명의 특징에 따라 플립플롭 44에 입력되며, 이후 도 4에 도시된 것처럼 /RAS신호가 로우 상태가 될 때 로우어드레스는 상기 램의 로우어드레스버퍼 12에 저장되고, 상기 /RAS신호의 에지에 의해 플립플롭 44가 동작하여 상기 선택 비트 "1"을 래치(latch)하게 된다. 그러면 플립플롭 44의 출력단 Q는 "1", 출력단
따라서 각각 "1", "0"인 /LCAS신호와 /UCAS신호에 의해 램 32의 16비트 데이터의 상위 하위 바이트중 상위 바이트(도 4에 도시된 데이터비트(D8∼DA15)가 선택되게 되며, 그러한 선택에 의해 한 바이트, 즉 8비트 단위로 데이터를 입, 출력할 수 있게 된다.Therefore, the upper byte (the data bits D 8 to DA 15 shown in FIG. 4) of the uppermost lower bytes of the 16-bit data of the RAM 32 are selected by the / LCAS signal and the / UCAS signal of "1" By this selection, data can be input and output in one byte, that is, in 8-bit units.
한편 상기 램 32가 2M X 16이라고 가정하면, 2M X 16 램은 2M개의 어드레스, 즉 221개의 어드레스이며, 이는 메모리메트릭스에서 가로 폭과 X 세로 폭이 211X 210, 혹은, 210X 211으로 구성되므로 로우어드레스의 비트 수와 칼럼어드레스의 비트 수가 하나는 11비트 하나는 10비트로 한 비트가 차이가 나게 된다. 그럴 경우에는 통상적으로 어드레스라인은 11개가되며, 로우어드레스나 칼럼어드레스를 어드레스라인으로 전송할 때 둘 중 한 어드레스에서 1비트의 여분의 비트가 있게 된다. 이때 본 발명에 따른 상기 /LCAS신호와 /UCAS신호를 구별하여 인가하기 위한 선택 비트를 그러한 여분의 어드레스 비트로 출력하게 구성할 수도 있다.On the other hand, when the ram 32 is assumed to be 2M X 16, 2M X 16 RAM 2M pieces of address, i.e., 2 21 addresses, and which X 2 10 is in the memory matrix the vertical width and the X width of 211, or, 2 10 X 2 11 , the number of bits of the row address and the number of bits of the column address are different from each other by 11 bits and 10 bits, respectively. In such a case, the number of address lines is usually eleven, and when a row address or a column address is transferred to an address line, there is an extra bit of one bit at one of the two addresses. At this time, the selection bit for distinguishing and applying the / LCAS signal and the / UCAS signal according to the present invention may be output with such extra address bits.
한편 도 5는 본 발명의 다른 일 실시예에 따른 램 사용 방식을 설명하기 위한 램과 IC 연결 관계의 개략적인 회로도인데, 도 5를 참조하면, 8비트 IC는 어드레스라인은 종래와 마찬가지로 그대로 구성하며, 본 발명의 특징에 따라 상기 16비트의 데이터 중 상위 바이트인가 하위 바이트인가를 선택하기 위한 신호(도 5에 /LU(Upper Lower)로 표시)를 더 발생한다. 이러한 신호를 본 발명에 따른 제2바이트선택부 50에서 하나는 그대로, 하나는 인버터 52에 의해 인버팅되어 각각 OR게이트 54와 56에 인가되게 구성하며, 또한 /CAS신호를 상기 OR게이트 54와 56에 인가하게 구성하며, 상기 OR게이트 54와 56의 출력을 각각 /LCAS신호와 /UCAS신호로 구성한다.Meanwhile, FIG. 5 is a schematic circuit diagram of a RAM and an IC connection relationship for explaining a method of using a RAM according to another embodiment of the present invention. Referring to FIG. 5, an 8-bit IC includes an address line , And further generates a signal (indicated by / LU (Upper Lower) in FIG. 5) for selecting the upper byte or lower byte of the 16-bit data according to the feature of the present invention. These signals are inverted by the inverter 52 to be applied to the OR gates 54 and 56, respectively, in the second byte selector 50 according to the present invention, and the OR gates 54 and 56 And outputs of the OR gates 54 and 56 are composed of / LCAS signal and / UCAS signal, respectively.
상기한 도 5에 도시된 구성과 도 3에 도시된 구성을 비교하여 보면, 도 3의 구성은 /LCAS, /UCAS를 선택하기 위해 플립플롭 44를 제공하여 한 비트를 이용하였지만, 도 5에 도시된 구성은 상기 /LCAS. /UCAS를 선택하기 위해 소정 인에이블 신호를 인가하는 것으로 볼 수 있다. 도 3의 플립플롭은 IC 30 등의 노이즈에 의한 오동작을 방지하는 기능도 제공한다.In comparison between the configuration shown in FIG. 5 and the configuration shown in FIG. 3, the configuration of FIG. 3 uses a bit to provide a flip-flop 44 for selecting / LCAS, / UCAS, Lt; / RTI >Lt; / RTI > to select the < RTI ID = 0.0 > / UCAS. ≪ / RTI > The flip-flop of Fig. 3 also provides a function of preventing malfunction due to noise such as IC 30 and the like.
한편 상기한 본 발명의 일 실시예에서는 8비트 IC가 16비트 램을 이용하는 방식에 대해 설명하였으나, 본 발명은 이뿐만 아니라 16비트 IC가 32비트 램과 접속하는데에도 적용될 수 있는 등 다양한 변형이 실시될 수 있다.Meanwhile, in the above-described embodiment of the present invention, the 8-bit IC uses a 16-bit RAM. However, the present invention can be applied to connection of a 16-bit IC with a 32-bit RAM. .
상기한 바와 같이 본 발명은 한번에 처리하는 데이터의 용량이 많은 즉, 예를 들어 16비트인 램을 한번에 처리하는 데이터의 용량이 적은 즉, 예를 들어 8비트인 IC가 사용함에 있어서, 상기 16비트 램에 어드레스를 인가할 때, 상기 어드레스에 의해 선택되는 16비트의 데이터 중 상위 8비트와, 하위 8비트를 선택하는 신호 중 어느 한 신호를 선택하는 신호도 같이 인가하므로, 한번에 처리할 수 있는 데이터의 용량이 8비트인 IC로도, 한번에 처리하는 데이터의 용량의 16비트인 램을 메모리의 낭비 없이 사용할 수 있는 등, 한번에 처리하는 데이터의 용량이 적은 IC로도, 한번에 처리하는 데이터의 용량이 보다 많은 램을 메모리의 낭비 없이 사용할 수 있는 장점이 있다.As described above, according to the present invention, when the capacity of data to be processed at one time is large, that is, for example, 16 bits of RAM, When an address is applied to the RAM, a signal for selecting any one of the upper 8 bits and the lower 8 bits of the 16 bits of data selected by the address is also applied, so that data that can be processed at one time Even if an IC having a capacity of 8 bits is used, it is possible to use RAM of 16 bits, which is the capacity of data to be processed at one time, without wasting memory. Even with an IC having a small data capacity to process at once, RAM can be used without waste of memory.
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Applications Claiming Priority (1)
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|---|---|---|---|
| KR1019970071917A KR19990052443A (en) | 1997-12-22 | 1997-12-22 | How to use RAM and devices |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19990052443A true KR19990052443A (en) | 1999-07-05 |
Family
ID=19528157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970071917A KR19990052443A (en) | 1997-12-22 | 1997-12-22 | How to use RAM and devices |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH11250648A (en) |
| KR (1) | KR19990052443A (en) |
-
1997
- 1997-12-22 KR KR1019970071917A patent/KR19990052443A/en not_active Application Discontinuation
-
1998
- 1998-12-21 JP JP10363585A patent/JPH11250648A/en active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11250648A (en) | 1999-09-17 |
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Legal Events
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|---|---|---|---|
| WITN | Withdrawal due to no request for examination |