KR19990050804A - 낮은 페하 지수의 슬러리 혼합물을 사용한 씨엠피 방법 - Google Patents

Abstract

어떤 성분을 CMP하기 위한 본 발명의 방법은 옥사이드 막을 제공하는 단계와 옥사이드 막을 관통하는 최소한 한 개의 비아를 형성하는 단계를 포함한다. 그리고 텅스텐 막은 비아 내부와 옥사이드 막 위에 형성된다. 다음, 폴리싱 패드 상에서 제 1 CMP 폴리싱 단계가 수행되어, 산화 성분을 포함하고 페하 지수가 대략 2에서 대략 4인 제 1 슬러리를 사용하여 옥사이드 막 전면으로부터 텅스텐 막이 제거된다. 다음, 제 2 슬러리를 사용하여, 상기 폴리싱 패드 상에서 제 2 CMP 단계가 수행되어 페하 지수가 대략 2에서 대략 4인 제 2 슬러리를 사용하여, 옥사이드 막의 스크래치들을 폴리싱한다.

Description

낮은 페하 지수의 슬러리 혼합물을 사용한 씨엠피 방법(CHEMICAL MECHANICAL POLISHING METHODS USING LOW pH SLURRY MIXTURES)

본 발명은 집적 회로 디바이스를 형성하는 동안의 표면 평탄화에 관한 것이다. 더 구체적으로, 본 발명은 개선된 방법으로 씨엠피(chemical mechanical polishing, CMP)를 수행하는 것에 관한 것이다.

집적 회로 디바이스를 제조하는 동안, 제조 공정중 하나나 그 이상의 단계들에서 디바이스의 표면으로부터 어떤 물질을 제거하고, 공정 단계를 더 진행시키기 전에 물질 막을 평탄화하는 작업이 종종 필수적이다. 물질 제거와 평탄화는 CMP를 사용하여 더욱 빈번하게 이루어지고 있다. CMP 공정은 슬러리(slurry)가 존재하고 회전하는 폴리싱 표면에 대해 제어된 압력을 가하며 웨이퍼를 붙들고 있는 것에 의해 수행된다. 슬러리는 종종 산기나 염기와 같은 화학적 활성화 성분과 실리콘 옥사이드 미세 입자와 같은 기계적 활성화나 연마 성분을 모두 포함한다. 화학적 반응과 기계적 연마는, 비록 그 정확한 메카니즘이 이해되지는 않지만, 폴리싱과 평탄화 공정에 기여한다. CMP 방법은 금속 막들과 유전체 막들을 모두 평탄화시키기 위해 개발되었다.

CMP 공정들은 집적 회로 디바이스의 다중 막들을 폴리싱하는데 사용될 수 있다. 예를 들면, FET, 다이오드 또는 트랜지스터들과 같은 디바이스들이 기판 내에 또는 기판 상에 형성된 다음, 집적 회로 디바이스 전면에 첫 번째 레벨의 절연 물질이 가해진다. 콘텍트 홀이나 비아들(vias)의 패턴들은 첫 번째 레벨의 절연 물질을 통해 정의되고, 공정 중 어느 시점에서 첫 번째 레벨의 절연 물질을 관통하는 수직적 접속을 정의하기 위해, 비아들이 도전성 물질로 채워져서 기판 표면 상의 디바이스들의 적합한 부분들로 접촉된다. 알루미늄과 같은 어떤 배선 금속으로 비아 내부를 충분히 채울 수 없기 때문에, 화학적 증착(CVD)을 사용하여 텅스텐을 증착시켜 비아를 채우는 것이 통상적이다. 비아로의 CVD 텅스텐 증착은 절연 물질을 관통하는 비아 내부 뿐 아니라 절연 물질 위에도 텅스텐 막을 형성시킨다. 비아가 채워진 다음, 비아를 채우고 넘친 텅스텐 막이 제거되고 알루미늄 배선이 유전체 막과 비아 위에 가해진다. 텅스텐 막은 리엑티브 이온 에칭(reactive ion etching, RIE)을 사용하여 제거될 수 있다. 그러나 RIE 단계는 텅스텐을 오버 에치(over etch)하여 비아 내부로부터도 텅스텐을 제거한다. 이것은 비아 내의 텅스텐을 움푹 패이게 하고 그 위에 이어지는 알루미늄 배선 막과의 사이에 빈약한 콘텍트를 초래할 수 있다. 더욱이, 텅스텐 에치 백(etch back) 이후에 si 웨이퍼 표면 상에 남는 입자들은 디바이스에 치명적이 될 것이다. 에치 백 단계 수행의 대안으로, CMP 공정이 과잉의 텅스텐을 제거하기 위해 사용될 수 있다. 텅스텐 CMP를 위하여, 두 단계 공정이 통상적으로 사용된다. 그 첫 번째 단계에서는, 산화제(oxidizer)와 낮은 페하(pH) 지수를 갖는 슬러리를 사용하여 제 1 폴리싱 스테이션에서 웨이퍼가 폴리싱되어, 절연체 막 표면으로부터 과잉의 텅스텐 막이 제거된다. 밑에 있는 절연체 막은 첫 번째 CMP 단계 동안 에치 저지층으로 사용될 수 있다. 두 번째 단계에서는, 웨이퍼가 제 2 폴리싱 스테이션로 옮겨지는데, 거기서는 높은 페하 지수의 슬러리가 사용되어 절연체 막을 폴리싱하고 평탄화한다. 첫 번째 폴리싱 단계는 절연체 막에 스크래치를 남겨 거기에 오염 물질이 갇혀 결과적으로 도전성의 구조들 사이에 쇼트를 유발할 수 있기 때문에, 통상적으로 두 단계 모두가 필수적이라고 믿어왔다. 두 번째 폴리싱 단계는 절연체 막으로부터 스크래치를 버핑(buffing)하기 위해 사용된다. 이상적으로, 두 번째 폴리싱 단계는 그 단계 동안 제거된 옥사이드 막의 두께가 첫 번째 금속 제거 단계로부터 초래된 가장 깊은 스크래치의 두께와 같아지도록 수행된다. 스크래치들에 부가하여, 첫 번째 폴리싱 단계는 사용되는 슬러리가 유전체 물질보다 텅스텐을 더 큰 비율로 제거하도록 만들어졌기 때문에, 비아 내부로부터 텅스텐의 일부를 제거할 수도 있다. 유전체 막에만 선택적으로 작용하는 슬러리를 가지고 유전체 막을 폴리싱하는 두 번째 단계는 유전체 막과 비아 내의 텅스텐을 평탄화하도록 작용한다.

도 1은 종래의 CMP 장비를 나타낸다. 웨이퍼(10)는 회전 테이블(14) 위의 웨이퍼 캐리어(12)에 마운트된다. 웨이퍼 캐리어(12)는 웨이퍼(10)에 힘을 가할 수 있고, 회전 축(20)에 부착되어 웨이퍼가 테이블(14)에 독립적으로 회전될 수 있도록 한다. 폴리싱 패드(16)가 테이블(14) 위에 배치되고 폴리싱 슬러리(18)가 회전 패드의 표면으로 제공된다. 도 2에 나타낸 바와 같이, 웨이퍼 캐리어가 쳐크(chuck, 22)와 저면 필름(24)을 포함할 수 있다. 저면 필름(24)은 웨이퍼(10)와 쳐크(22) 사이에 제공되어 필요한 수준의 탄성을 쳐크(22)와 웨이퍼(10) 사이에 제공한다. 만일 웨이퍼(10)가 쳐크(22)에 너무 꽉 잡혀져 있으면, 쳐크(22)의 비-평면적인 결함이나 어떤 입자들이 웨이퍼(10)로 전달되어 얇은 흠이나 결함을 웨이퍼(10) 내에 유발시킬 수 있다. 한 개나 그 이상의 폴리싱 패드들(16)이 웨이퍼(10)와 테이블(14) 사이에 필요한 수준의 탄성을 제공하기 위하여 사용될 수 있다. 만일 폴리싱 패드와 웨이퍼 사이의 접촉이 너무 강하면, 웨이퍼가 파손될 위험이 커진다. 만일 폴리싱 패드(16)가 너무 부드러우면, 폴리싱할 의도가 없는 웨이퍼(10) 상의 영역들로 폴리싱 패드가 일그러져 비균일한 양의 물질이 웨이퍼 표면으로부터 제거될 수 있다. 그 결과의 구조는 필요한 수준보다 덜 평평한 표면을 갖게될 것이다. 일반적으로, 폴리싱 패드는 폴리싱 슬러리를 전송하고 담아 두기 위해서 패드 내에 만들어진 약 1 내지 10 ㎛의 돌출부들을 가진채 다소 거칠게 유지된다.

CMP가 일어나는 정확한 메카니즘은 복잡하고 이해하기 어렵다. CMP의 화학적 기계적 양상들 모두에 관련된 변수들은 수없이 많다. 화학적 관련 요인들은 슬러리 타입, 슬러리 페하 지수, 슬러리의 고체 함유물, 슬러리 흐름, 공정 온도를 포함한다. 기계적 관련 요인들은 폴리싱 압력, 저면 압력, 테이블 속도, 그리고 패드 타입을 포함한다. 슬러리 혼합물은 통상적으로 실리콘 옥사이드와 같은 연마제에 따라 산성이거나 염기성이다. 텅스텐과 같은 금속 막을 폴리싱하고 제거하기 위해, 첫 번째 텅스텐 CMP 단계에서는 H₂O₂와 같은 산화 성분과 2 내지 4의 페하 지수를 가지는 슬러리 용액을 사용하는 것이 통상적이다. 두 번째 텅스텐 CMP 단계에서는 옥사이드 막을 폴리싱하고 평탄화하기 위해, 페하가 10 내지 11.5인 KOH와 같은 염기성 용액을 사용하는 것이 통상적이다. 균일한 폴리싱을 위해, 다음의 사항들이 일반적으로 요구된다: (1) 웨이퍼 상의 각 지점이 폴리싱 패드에 대해 동일한 속도로 움직여야 한다; (2) 폴리싱 슬러리가 웨이퍼 아래에 균일하게 분포되어야 한다; 그리고 (3) 웨이퍼가 대칭적이어야 한다.

공정상 과잉의 텅스텐을 제거하고 하부의 절연체 막을 버핑하는 두 단계들은 일반적으로 다른 폴리싱 스테이션에서 수행되거나, 첫 번째와 두 번째 CMP 단계들 사이에 폴리싱 패드를 스위칭하여 수행된다. 금속과 절연체를 폴리싱하는데 사용되는 첫 번째와 두 번째 슬러리들 사이의 다른점 때문에, 첫 번째와 두 번째 CMP 단계들에서 동일한 패드가 사용되지 않는다. 만일 동일한 패드가 사용된다면, 첫 번째 산성 슬러리와 두 번째 염기성 슬러리 사이에 산-염기 반응이 일어나 페하 쇼크와 입자 생성에 따른 문제점들이 발생되고 패드 위에 바람직하지 않은 입자들을 침전시킬 것이다. 두 단계 공정에 대한 요구는 텅스텐 CMP 공정을 더욱 시간 소모적이고, 비 경제적일 뿐 아니라, 요구되는 것보다 예측할 수 없도록 만든다.

그리하여, 본 발명의 목적은 간편한 텅스텐 CMP 공정을 제공하는 것으로서, 선택된 공정 변수들을 알맞게 제어하여 텅스텐 CMP가 단일한 폴리싱 패드를 사용하거나 단일한 폴리싱 스테이션에서 만족스럽게 수행될 수 있도록 하는 것이다.

도 1은 종래 씨엠피 장비의 사시도;

도 2는 종래 씨엠피 장비의 단면도;

도 3 내지 도 10은 본 발명의 실시예에 따른 씨엠피 방법을 포함하여 반도체 구조가 형성되는 단계들을 설명하기 위한 도면.

*도면의 주요 부분에 대한 부호 설명

30 : 제 1 배선 라인 막 32 : 유전체 막

34 : 비아 38 : 텅스텐 플러그

52 : 도전체 막

상술한 목적을 달성하기 위한, 본 발명의 일 실시예에 따른 CMP 방법은 유전체 막과 상기 유전체 막의 최소한 한 부분 위에 형성된 금속 막을 포함한 반도체 웨이퍼를 제공하는 단계들을 포함한다. CMP용으로 최소한 한 개의 폴리싱 패드가 제공된다. 금속 막 폴리싱용의 제 1 슬러리 혼합물이 제공되어 금속 막을 폴리싱하고 유전체 막 표면을 노출시킨다. 그리고 유전체 막 폴리싱용의 제 2 슬러리가 제공되어 금속 막 폴리싱 단계 이후의 유전체 막이 폴리싱된다. 제 1 슬러리 혼합물과 제 2 슬러리 혼합물의 각 페하 지수는 대략 2에서 대략 4의 범위이다.

본 발명의 다른 일 실시예에 따른 어떤 성분을 CMP하는 방법은 유전체 막을 제공하고 유전체 막을 관통하는 최소한 한 개의 비아를 형성하는 단계들을 포함한다. 비아 내부와 유전체 막 전면에 텅스텐 막이 형성된다. 제 1 CMP 단계가 수행되어, 산화 성분을 포함하고 페하 지수가 대략 2에서 대략 4의 범위인 제 1 슬러리를 사용하여 유전체 막 전면으로부터 텅스텐 막이 제거된다. 제 2 CMP 단계가 수행되어, 페하 지수가 대략 2에서 대략 4의 범위인 제 2 슬러리를 사용하여 유전체 막이 폴리싱된다.

본 발명의 다른 일 실시예에 따른 유전체 막 위에 있는 텅스텐 막의 CMP를 포함한 집적 회로 구조 형성 방법은, 기판 위에 유전체 막을 제공하는 단계와, 유전체 막을 관통하는 최소한 한 개의 비아를 제공하는 단계와, 비아 내에 텅스텐 플러그를 그리고 유전체 막의 최소한 일 부분 위에 텅스텐 막을 제공하는 단계들을 포함한다. 제 1 슬러리는 연마용 입자들을 포함하고 대략 2에서 대략 4의 페하 지수를 갖는다. 제 2 슬러리는 연마용 입자들을 포함하고 대략 2에서 대략 4의 페하 지수를 갖는다. CMP 장비에 폴리싱 패드가 제공된다. 제 1 CMP 폴리싱 단계가 수행되어, 제 1 슬러리를 사용하여 폴리싱 패드상에서 유전체 막 전면으로부터 텅스텐 막이 제거된다. 제 2 CMP 단계가 수행되어, 제 2 슬러리를 사용하여 폴리싱 패드상에서 유전체 막이 폴리싱된다. 제 1 그리고 제 2 CMP 단계들은 상기 폴리싱 패드 상에서 수행된다.

종래의 텅스텐 CMP 기술은 유전체 막으로부터 과잉의 텅스텐을 제거하기 위한 첫 번째 슬러리와, 텅스텐 폴리싱 단계 동안 형성된 하부의 유전체 막의 스크래치를 버핑 또는 폴리싱하기 위한 두 번째 슬러리를 사용하는 다중-단계 공정을 포함한다. 종래의 방법은 다른 슬러리들에 대하여 두 개의 다른 폴리싱 패드들을 사용해야 하는데, 이것은 일반적으로 두 개의 다른 폴리싱 스테이션들, 즉, 텅스텐 제거용 슬러리와 패드를 가지는 장비와, 하부의 유전체 막 폴리싱용의 다른 슬러리와 다른 패드를 가지는 두 번째 장비를 의미한다. 첫 번째 슬러리는 통상적으로 페하 2에서 4의 범위를 가진다. 두 번째 슬러리는 통상적으로 페하 10에서 11.5의 범위를 가진다. 두 개의 다른 폴리싱 패드들 또는 스테이션들의 사용 요구는 텅스텐 CMP 공정을 원하는 것보다 더 느리게 만든다.

본 발명의 실시예는 동일한 폴리싱 패드가 과잉의 텅스텐을 폴리싱하고 과잉의 텅스텐이 제거된 다음 밑에 있는 유전체 막을 폴리싱하는데도 사용될 수 있는 CMP 공정을 포함한다. 본 발명자들은 텅스텐 제거용의 첫 번째 슬러리와 밑에 있는 절연체 막 폴리싱 용의 두 번째 슬러리가 모두 비슷한 낮은 페하 지수들을 갖도록 형성함으로써 교대해서 사용될 수 있음을 발견하였다. 종래의 방법은 두 개의 패드들을 사용해야 하는데, 이것은 일반적으로 두 개의 상이한 폴리싱 스테이션들, 즉, 텅스텐 제거용 슬러리와 패드를 갖는 한 설비와, 밑에 있는 절연체 막 폴리싱용의 다른 슬러리와 다른 패드를 갖는 두 번째 설비를 사용해야 함을 의미한다. 그 첫 번째 슬러리는 통상적으로 페하 2 내지 4의 범위를 가진다. 그 두 번째 슬러리는 통상적으로 페하 10 내지 11.5의 범위를 가진다. 본 발명의 바람직한 실시예는 텅스텐 폴리싱 용 그리고 옥사이드 폴리싱 용으로 각각 제 1, 제 2 슬러리들을 포함하며, 각 슬러리는 대략 2에서 4의 페하 범위를 갖는다.

본 발명의 바람직한 실시예에 있어서, 슬러리 내의 입자 크기와 관련된 특정 파라메터들, 슬러리 혼합물의 비중, 그리고 폴리싱 패드의 견고성과 압축성들이 텅스텐 폴리싱 공정에서 발생하는 스크래칭의 정도를 제한하기 위하여 제어된다. 출원인은 슬러리 혼합물의 페하를 주의깊게 조절하면, 텅스텐과 옥사이드 폴리싱 단계들에 대해 별개의 폴리싱 스테이션들을 사용할 필요가 없음을 발견하였다. 본 발명의 바람직한 실시예에 따른 텅스텐 CMP 공정에서는 과잉의 텅스텐 제거 단계와 절연체 막 폴리싱 단계를 위해 낮은 페하 지수의 슬러리들을 사용한다. 예를 들면, H₂O, Al₂O₃의연마용 입자들과 산화 성분 Fe(NO₃)₃를 포함하는 슬러리가 제 1 슬러리로서 사용될 수 있다. Fe(NO₃)₃는 슬러리 혼합물의 대략 5에서 대략 10 wt. 퍼센트로 존재할 수 있다. KIO₃이나 H₂O₂와 같은 다른 산화 성분들도 사용될 수 있다. 절연체 막 폴리싱 단계에 바람직한 낮은 페하 지수의 슬러리는 노오스 케롤리나 소재의 Solution Technology, Inc.의 Klebsol이라 불리는 제품으로 제공되는데, 이 Klebsol은 대략 2 내지 대략 4의 페하 범위를 갖는다.

본 발명의 일 실시예는 제 1 레벨의 배선 라인, 배선 라인 위에 형성된 중간 레벨 유전체 막, 중간 레벨 유전체 막을 관통하도록 형성되어 제 1 레벨의 배선 라인 일부를 노출시키는 비아, 그리고 수직으로 연장된 접속 또는 "플러그"를 형성하도록 비아 내로 가해진 금속을 갖는 구조의 웨이퍼 형성 단계를 포함한다. 다음, 제 2 레벨의 배선 라인들이, 제 1 레벨의 배선 라인을 회로 내의 다른 도전체들로 접속시키는 플러그와 함께, 중간 레벨의 유전체 막 위에 형성된다. 배선 라인 막들 사이에 제공된 중간 레벨 유전체 막은 종종 대기압 화학 증착(atmospheric pressur chemical vapor deposition, PECVD)을 사용하거나 또는 TEOS 예비 가스를 가지고 플라즈마-강화 화학 증착(plasma-enhanced chemical vapor deposition, PECVD)을 사용하여 증착되는 옥사이드 물질이다. 도 3에 도시된 바와 같이, 구조는 제 1 배선 라인 막(30) 위에 중간 레벨의 유전체 막(32)을 포함한다. 콘텍트 비아들(34)이 유전체 막(32)을 관통하여 형성된다. 바람직하게는, 도4에 나타낸 바와 같이, 보호막 또는 응착막(36)이 유전체 막(32) 위와 비아들(34) 내에 형성된다. 바람직한 실시예에 있어서, 보호막(36)은 티타늄(titanium) 또는 티타늄 나이트라이드(titanium nitride)로 형성된다. 다음, 도 5에 도시된 바와 같이, 텅스텐 플러그(38)가 비아들(34) 내부와 유전체 막(32) 위에 형성된다. 텅스텐 플러그(38)는 WF₆가스를 CVD함으로써 형성될 수 있다.

텅스텐이 증착된 다음, 웨이퍼가 CMP 스테이션으로 이동되어, 도 6에 나타낸 바와 같이, 과잉의 텅스텐(38)이 폴리싱 패드(44) 위의 제 1 슬러리 혼합물(42)과 접촉된다. 슬러리 혼합물(42)은 페하 지수 2 내지 4의 범위를 가지며, 텅스텐을 산화시키기 위한 산화 성분을 포함한다. CMP는 옥사이드 막(32) 표면으로부터 과잉의 텅스텐 금속을 제거하기 위해 수행된다. 제 1 CMP 단계는, 도 7에 도시된 바와 같이, 밑에 있는 옥사이드 막(32)에 스크래치(46)의 형성을 유발한다. 제 1 CMP 단계는, 제 1 슬러리의 텅스텐에 대한 선택비 때문에, 비아들 내의 텅스텐(38) 일부를 제거할 수도 있다. 다음, 도 8에 나타낸 바와 같이, 폴리싱 패드(44)로의 제 1 슬러리 공급을 중단하고, 스크래치들(46)을 포함한 옥사이드 막을 폴리싱하기 위한 제 2 슬러리의 공급을 시작함으로써 제 2 CMP 단계가 수행된다. 제 2 슬러리 페하 지수는, 제 2 슬러리(48)가 폴리싱 패드로 처음 인가될 때 pH 쇼크를 방지하기 위해, 대략 2에서 4의 범위를 가진다. 제 2 CMP 단계는 옥사이드 막을 선택적으로 폴리싱하여 스크래치들(46)을 제거하고, 도 9에 도시된 바와 같이, 평탄한 표면을 얻는다. CMP 단계들이 완료된 다음, 보호막(36)이 제거되어 있을 것이고, 보다 바람직하게, 제 2 보호막(50)이 옥사이드 막(32) 위에 형성된다. 다음, 도 10에서 나타낸 바와 같이, 알루미늄과 같은 도전체 막(52)이 제 2 보호막(50) 위에 형성되어 플러그(38)와 전기적으로 접촉된 제 2 레벨의 배선 막을 형성한다. 알루미늄 막과 보호막의 패터닝은 통상적인 방법으로 수행되어 제 2 레벨의 배선 라인들을 형성할 수도 있다.

본 발명에 의하면, CMP 공정이 단일한 폴리싱 패드를 사용하여 또는 단일한 폴리싱 스테이션에서 만족스럽게 수행될 수 있어서 반도체 제조 공정이 보다 경제적으로 되고 공정 시간도 단축된다. 또한, 공정 결과의 예측이 보다 용이해진다.

여기에 설명된 공정들은 집적 회로 디바이스들에 사용되는 다양한 물질 종류들에 대해 호환적이다. 비록 본 발명은 특별한 형태의 막 구조와 배선 라인 구조를 예를 들어 설명되었으나, 일반적으로 기판 위에 형성되는 구조를 일컬음을 이해해야 한다. 비록 상술한 구조에서, 본 발명의 어떤 특징들에 대한 최선의 바람직한 적용을 찾는다고 하더라도, 본 방법에 있어서 비아의 존재가 필수적인 것은 아니며 교대하는 막들이 도전형과 절연 물질들일 필요도 없다. 이 분야의 통상적인 기술자는 본 발명의 기본 기능을 변경하지 않으면서 여기 설명된 실시예의 다양한 변형이나 변경이 만들어질 수 있음을 알 것이다. 그러므로, 본 발명의 범위는 여기에 설명된 특정한 실시예로 한정되지 않으며 오히려 본 발명의 범위는 다음의 청구항들로부터 결정되어야 한다.

Claims (20)

1. CMP 방법에 있어서,

   유전체 막과 상기 유전체 막의 최소한 한 부분 위에 형성된 금속 막을 포함한 반도체 웨이퍼를 제공하는 단계와;

   CMP용으로 최소한 한 개의 폴리싱 패드를 제공하는 단계와;

   금속 막 폴리싱용의 제 1 슬러리 혼합물을 제공하여 금속 막을 폴리싱하고 유전체 막 표면을 노출시키는 단계와; 그리고

   유전체 막 폴리싱용의 제 2 슬러리를 제공하여 금속 막 폴리싱 단계 이후의 유전체 막을 폴리싱하는 단계를 포함하되,

   상기 제 1 슬러리 혼합물과 제 2 슬러리 혼합물의 각 페하 지수는 대략 2에서 대략 4의 범위인 것을 특징으로 하는 CMP 방법.
2. 제 1 항에 있어서,

   금속 막의 최소한 일부분을 통한 폴리싱과 유전체 막 폴리싱용으로 상기 단일한 폴리싱 패드가 사용되는 것을 특징으로 하는 CMP 방법.
3. 제 2 항에 있어서,

   상기 유전체 막 폴리싱 단계는 금속 막 폴리싱 단계 다음에 바로 수행되는 것을 특징으로 하는 CMP 방법.
4. 제 1 항에 있어서,

   상기 제 1 슬러리는 산화 성분을 포함하며 페하 지수가 2 내지 4의 범위인 것을 특징으로 하는 CMP 방법.
5. 제 1 항에 있어서,

   상기 제 1 슬러리는 물, Fe(NO₃)₃그리고 Al₂O₃를 포함하는것을 특징으로 하는 CMP 방법.
6. 제 1 항에 있어서,

   상기 제 1 슬러리는 Fe(NO₃)₃와 KIO₃를 포함한 군(群)으로부터 선택된 성분을 포함하는 것을 특징으로 하는 CMP 방법.
7. 제 1 항에 있어서,

   상기 제 1 슬러리는 H₂O₂를포함하는 것을 특징으로 하는 CMP 방법.
8. 제 4 항에 있어서,

   상기 제 2 슬러리는 옥사이드 에칭 용액을 포함하며 페하 지수가 2에서 4의 범위인 것을 특징으로 하는 CMP 방법.
9. 제 1 항에 있어서,

   상기 금속 막은 텅스텐인 것을 특징으로 하는 CMP 방법.
10. 어떤 성분을 CMP하는 방법에 있어서,

    유전체 막을 제공하는 단계와;

    유전체 막을 관통하는 최소한 한 개의 비아를 형성하는 단계와;

    비아 내부와 유전체 막 전면에 텅스텐 막을 형성하는 단계와;

    제 1 CMP 단계를 수행하여, 산화 성분을 포함하고 페하 지수가 대략 2에서 대략 4의 범위인 제 1 슬러리를 사용하여 유전체 막 전면으로부터 텅스텐 막을 제거하는 단계와; 그리고

    제 2 CMP 단계를 수행하여, 페하 지수가 대략 2에서 대략 4의 범위인 제 2 슬러리를 사용하여 유전체 막을 폴리싱하는 단계를 포함하는 것을 특징으로 하는 CMP 방법.
11. 제 10 항에 있어서,

    상기 제 1 그리고 제 2 CMP 단계들은 동일한 폴리싱 패드 상에서 수행되는 것을 특징으로 하는 CMP 방법.
12. 제 10 항에 있어서,

    상기 제 1 그리고 제 2 슬러리들 각각은 2에서 4 범위의 페하 지수를 갖는 것을 특징으로 하는 CMP 방법.
13. 제 10 항에 있어서,

    유전체 막을 폴리싱한 다음에 유전체 막 위에 도전체 막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 CMP 방법.
14. 제 13 항에 있어서,

    상기 도전체 막은 보호막과 금속 배선 막을 포함하는 것을 특징으로 하는 CMP 방법.
15. 제 10 항에 있어서,

    상기 제 1 슬러리는 Fe(NO₃)₃와 KIO₃를 포함하는 군(群)으로부터 선택된 성분을 포함하는 것을 특징으로 하는 CMP 방법.
16. 유전체 막 위에 있는 텅스텐 막의 CMP를 포함한 집적 회로 구조 형성 방법에 있어서,

    기판 위에 유전체 막을 제공하는 단계와;

    유전체 막을 관통하는 최소한 한 개의 비아를 제공하는 단계와;

    비아 내에 텅스텐 플러그를 그리고 유전체 막의 최소한 일 부분 위에 텅스텐 막을 제공하는 단계와;

    연마용 입자들을 포함하고 페하 지수가 대략 2에서 대략 4인 제 1 슬러리를 제공하는 단계와;

    연마용 입자들을 포함하고 페하 지수가 대략 2에서 대략 4인 제 2 슬러리를 제공하는 단계와;

    CMP 장비에 폴리싱 패드를 제공하는 단계와;

    상기 폴리싱 패드상에서 제 1 슬러리를 사용하면서 제 1 CMP 폴리싱 단계를 수행하여 유전체 막 전면으로부터 텅스텐 막을 제거하는 단계와;

    상기 폴리싱 패드상에서 제 2 슬러리를 사용하면서 제 2 CMP 폴리싱 단계를 수행하여 유전체 막을 폴리싱하는 단계를 포함하는 것을 특징으로 하는 집적 회로 구조 형성 방법.
17. 제 16항에 있어서,

    상기 제 1 슬러리는 제 1 CMP 폴리싱 단계 동안 폴리싱 패드로 제공되고 제 2 CMP 폴리싱 단계 동안에는 폴리싱 패드로 제공되지 않으며,

    상기 제 2 슬러리는 제 2 CMP 폴리싱 단계 동안 상기 폴리싱 패드로 제공되고 제 1 CMP 폴리싱 단계 동안에는 상기 폴리싱 패드로 제공되지 않는 것을 특징으로 하는 집적 회로 구조 형성 방법.
18. 제 17항에 있어서,

    상기 제 1, 제 2 CMP 폴리싱 단계들은 연속적으로 수행되는 것을 특징으로 하는 집적 회로 구조 형성 방법.
19. 제 16항에 있어서,

    제 1, 제 2 CMP 폴리싱 단계들 다음에 유전체 막 전면과 텅스텐 플러그 상에 도전체 막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 집적 회로 구조 형성 방법.
20. 제 16항에 있어서,

    제 1, 제 2 슬러리들 각각은 페하 지수가 2 내지 4이고,

    유전체 막 위에 배선 막을 형성하여 텅스텐 플러그와 전기적 콘텍트를 형성하는 단계를 더 포함하는 것을 특징으로 하는 집적 회로 구조 형성 방법.