KR19990047736A - Semiconductor package and manufacturing method thereof - Google Patents
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Abstract
패키지 내부를 멀티패키지화하여 칩의 다기능화 및 소형화의 한계를 극복할 수 있는 반도체 패키지 및 그의 제조방법을 제공하기 위한 것으로, 이와 같은 목적을 달성하기 위한 반도체 패키지는 하부가 노출된 리드프레임의 패들상에 본딩된 제 1 반도체칩과, 상기 제 1 반도체칩의 복수개의 제 1 패드가 드러나도록 제 1 절연테이프와, 상기 제 1 절연테이프의 가장자리의 소정상부에 접합되어 있는 복수개의 인너 리드와, 상기 마주보는 인너 리드의 끕상단상에 걸처서 형성되어 있는 제 2 절연테이프와, 상기 제 2 절연테이프 상에 상기 인너 리드와 절연되어 형성된 제 2 반도체칩과, 하나의 인너 리드에 본딩되어 있는 제 1 반도체칩의 제 2 패드와 상기 제 2 반도체칩의 제 1 패드로 부터 각각 나온 두개의 와이어와, 상기 하나의 인너 리드에 두 개이상으로 갈라져서 나와 있는 아웃 리드를 포함함을 특징으로 한다.In order to provide a semiconductor package and a method of manufacturing the same, which can overcome the limitations of chip multi-function and miniaturization by multi-packaging the inside of the package, the semiconductor package for achieving the above object is a paddle image of the lead frame exposed bottom A first insulating tape bonded to the first semiconductor chip, a first insulating tape and a plurality of inner leads bonded to a predetermined upper portion of an edge of the first insulating tape so that a plurality of first pads of the first semiconductor chip are exposed; A second insulating tape formed on the upper end of the inner lead facing the inner lead, a second semiconductor chip formed by being insulated from the inner lead on the second insulating tape, and a first bonded to one inner lead At least two wires from each of the second pad of the semiconductor chip and the first pad of the second semiconductor chip, and at least one inner lead. Divided in characterized in that it comprises a lead-out with me.
Description
본 발명은 반도체 패키지에 대한 것으로 특히, 패키지 내부를 멀티패키지화하여 칩의 다기능화 및 소형화의 한계를 극복하기에 적당한 반도체 패키지 및 그의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor package, and more particularly, to a semiconductor package suitable for overcoming the limitations of chip multifunction and miniaturization by multipackaging the inside of a package, and a method of manufacturing the same.
일반적으로 반도체 패키지 제조시에는 웨이퍼에 집적회로를 형성하는 FAB공정(Fabrication Process)을 완료한 후, 웨이퍼 상에 만들어진 각 칩을 서로 분리시키는 다이싱(Dicing), 분리된 각 칩을 리드 프레임(Lead Frame)의 패들(Paddle)에 안착시키는 칩본딩(Chip Bonding), 칩 위의 본딩패드(Bonding Pad)와 리드 프레임의 인너 리드(Inner Lead)를 전기적으로 접속시키는 와이어 본딩(Wire Bonding)을 순차적으로 수행한 후 회로를 보호하기 위해 몰딩(Molding)을 수행하게 된다.In general, in manufacturing a semiconductor package, after completing a FAB process (fabrication process) for forming an integrated circuit on a wafer, dicing and separating the chips formed on the wafer from each other, the lead frames are separated from each chip. Chip Bonding, which is seated on a paddle of a frame, and Wire Bonding, which electrically connects a bonding pad on a chip and an inner lead of a lead frame, in sequence After the molding, molding is performed to protect the circuit.
또한 몰딩을 수행한 후에는 리드 프레임의 써포트 바(Support Bar) 및 댐 바(Dam Bar)를 자르는 트리밍(Trimming) 및 아웃 리드(Out Lead)를 소정의 형상으로 성형하는 포밍(Forming)을 차례로 수행하게 되며, 트리밍 및 포밍 완료 후에는 최종적으로 솔더링(Solding)을 실시하므로써 공정을 완료하게 된다.In addition, after molding, trimming to cut the support bar and the dam bar of the lead frame and forming the out lead to a predetermined shape are sequentially performed. After trimming and forming, the process is finally completed by soldering.
그러나 일반적인 QFP(Quad Flat Package)형 반도체 패키지는 도 1에 도시된 바와 같이 리드 프레임(Lead Frame)의 패들(1)위에 에폭시 본딩된 반도체칩(2)이 있고, 반도체칩(2)의 패드(3)와 외부전달단자인 리드프레임의 인너 리드(5)가 전기전도성이 양호한 금 (Au)으로된 와이어(4)로 본딩되어 있다. 이에따라서 패드(3)와 인너 리드(5)를 와이어(4)가 전기적으로 연결한다. 그리고 트리밍(trimming)과 포밍(Forming)되어진 아웃 리드(6)를 통해 반도체칩(2)의 기능이 외부로 전달되어진다.However, a typical QFP (Quad Flat Package) type semiconductor package has an epoxy bonded semiconductor chip 2 on a paddle 1 of a lead frame, as shown in FIG. 1, and a pad of the semiconductor chip 2. 3) and the inner lead 5 of the lead frame, which is an external transfer terminal, are bonded with a wire 4 made of gold (Au) having good electrical conductivity. Accordingly, the wire 4 electrically connects the pad 3 and the inner lead 5. The function of the semiconductor chip 2 is transmitted to the outside through the trimmed and formed out lead 6.
이와같은 일반적인 반도체 패키지는 반도체칩(2)의 내부단자인 패드(3)를 통해 와이어(4)를 경유하여 리드프레임의 아웃 리드(6)로 전달되어 실장시 그 기능을 수행한다.Such a general semiconductor package is transferred to the out lead 6 of the lead frame via the wire 4 through the pad 3, which is an internal terminal of the semiconductor chip 2, and performs its function when mounted.
상기와 같은 일반적인 반도체 패키지는 다음과 같은 문제가 있다.The general semiconductor package as described above has the following problems.
첫째, 한정된 패키지의 면적에서 하나의 반도체칩으로 패키지 되므로 다기능화 및 이를 제작하기 위한 비용이 많이 들어서 생산성이 떨어진다.First, since it is packaged as a single semiconductor chip in a limited package area, productivity is reduced due to the multifunctionalization and cost for manufacturing the same.
둘째, 원칩(one chip)화 되므로 멀티칩모듈 기능 수행시 패키지 면적이 커지므로 집적화가 어렵다.Second, since it becomes one chip, the package area becomes large when the multi-chip module function is performed, so integration is difficult.
본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로 특히, 패키지 내부를 멀티패키지화하여 칩의 다기능화 및 소형화의 한계를 극복할 수 있는 반도체 패키지 및 그의 제조방법을 제공하는 데 그 목적이 있다.Disclosure of Invention The present invention has been made to solve the above problems, and an object of the present invention is to provide a semiconductor package and a method of manufacturing the same, which can overcome the limitations of chip multifunction and miniaturization by multipackaging the inside of the package.
도 1은 일반적인 QFP(Quad Flat Package)형 패키지 형태를 나타낸 단면도1 is a cross-sectional view showing a general quad flat package (QFP) type package form
도 2는 본 발명에 따른 패키지의 평면도를 나타낸 도면2 shows a plan view of a package according to the invention;
도 3a는 도 2의 Ⅰ-Ⅰ선상의 본 발명 제 1 실시예에 따른 패키지의 구조단면도3A is a structural cross-sectional view of the package according to the first embodiment of the present invention on line I-I of FIG.
도 3b는 본 발명 제 1 실시예에 따라 패키지를 조합한 구조단면도Figure 3b is a structural cross-sectional view of combining the package according to the first embodiment of the present invention
도 4는 본 발명 제 2 실시예에 따른 패키지의 평면도4 is a plan view of a package according to a second embodiment of the present invention;
도 5는 도 4의 Ⅱ-Ⅱ선상의 본 발명 제 2 실시예에 따른 패키지의 구조단면도5 is a structural cross-sectional view of the package according to the second embodiment of the present invention on line II-II of FIG.
도 6a 내지 6c는 본 발명에 따른 반도체 패키지의 제조방법을 나타낸 공정단면도6A through 6C are cross-sectional views illustrating a method of manufacturing a semiconductor package according to the present invention.
도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings
상기와 같은 목적을 달성하기 위한 본 발명 반도체 패키지는 하부가 노출된 리드프레임의 패들상에 본딩된 제 1 반도체칩과, 상기 제 1 반도체칩의 복수개의 제 1 패드가 드러나도록 제 1 절연테이프와, 상기 제 1 절연테이프의 가장자리의 소정상부에 접합되어 있는 복수개의 인너 리드와, 상기 마주보는 인너 리드의 끕상단상에 걸처서 형성되어 있는 제 2 절연테이프와, 상기 제 2 절연테이프 상에 상기 인너 리드와 절연되어 형성된 제 2 반도체칩과, 하나의 인너 리드에 본딩되어 있는 제 1 반도체칩의 제 2 패드와 상기 제 2 반도체칩의 제 1 패드로 부터 각각 나온 두개의 와이어와, 상기 하나의 인너 리드에 두 개이상으로 갈라져서 나와 있는 아웃 리드를 포함함을 특징으로 한다.A semiconductor package according to the present invention for achieving the above object includes a first semiconductor chip bonded on a paddle of a lead frame having a lower surface exposed thereto, a first insulating tape to expose a plurality of first pads of the first semiconductor chip. And a plurality of inner leads joined to a predetermined upper portion of an edge of the first insulating tape, a second insulating tape formed on an upper end of the opposite inner lead, and a second insulating tape on the second insulating tape. A second semiconductor chip insulated from the inner lead, two wires from the second pad of the first semiconductor chip bonded to one inner lead and the first pad of the second semiconductor chip, and the one The inner lead includes two or more split out leads.
상기와 같은 구성을 갖는 본 발명 반도체 패키지의 제조방법은 하부가 노출된 리드 프레임의 패들상에 제 1 반도체칩을 본딩하는 공정과, 상기 제 1 반도체칩의 복수개의 제 1 패드가 드러나도록 제 1 절연테이프를 부착하는 공정과, 상기 제 1 절연테이프의 가장자리의 소정상부에 복수개의 인너 리드를 접합하는 공정과, 마주보는 상기 인너 리드의 끝단상에 걸치도록 제 2 절연테이프 부착하는 공정과, 상기 제 2 절연테이프 상에 상기 인너 리드와 절연되도록 제 2 반도체칩을 본딩하는 공정과, 제 1 반도체칩의 제 2 패드와 상기 제 2 반도체칩의 상기 제 1 패드로 부터 각각 나온 두 개의 와이어를 하나의 상기 인너 리드에 본딩하는 공정과, 상기 하나의 인너 리드를 상하로 두갈래로 형성되도록 포밍하는 공정을 포함함을 특징으로 한다.The method of manufacturing a semiconductor package according to the present invention having the above-described configuration includes bonding a first semiconductor chip on a paddle of a lead frame having a lower surface exposed thereto, and a plurality of first pads of the first semiconductor chip to be exposed. Attaching an insulating tape, attaching a plurality of inner leads to a predetermined upper portion of an edge of the first insulating tape, attaching a second insulating tape so as to extend over the ends of the inner leads facing each other, and Bonding a second semiconductor chip to be insulated from the inner lead on a second insulating tape; and two wires from each of the second pad of the first semiconductor chip and the first pad of the second semiconductor chip. Bonding to the inner lead of the, characterized in that it comprises a step of forming the one inner lead to be formed in two up and down.
첨부 도면을 참조하여 본 발명 반도체 패키지 및 그의 제조방법을 설명하면 다음과 같다.Referring to the accompanying drawings, a semiconductor package and a method of manufacturing the present invention will be described.
도 2는 본 발명에 따른 패키지의 평면도를 나타낸 도면이고, 도 3a는 도 2의 Ⅰ-Ⅰ선상의 본 발명 제 1 실시예에 따른 패키지의 구조단면도이며, 도 3b는 본 발명 제 1 실시예에 따라 패키지를 조합한 구조단면도이다.2 is a plan view of a package according to the present invention, FIG. 3A is a structural cross-sectional view of the package according to the first embodiment of the present invention on the line I-I of FIG. 2, and FIG. 3B is a first embodiment of the present invention. According to the structure cross-sectional view of the package combined.
그리고 도 4는 본 발명 제 2 실시예에 따른 패키지의 평면도이고, 도 5는 도 4의 Ⅱ-Ⅱ선상의 본 발명 제 2 실시예에 따른 패키지의 구조단면도이다.4 is a plan view of a package according to a second embodiment of the present invention, and FIG. 5 is a structural cross-sectional view of the package according to the second embodiment of the present invention on line II-II of FIG. 4.
본 발명은 다단계의 칩을 패키지 내부에 로딩한 것으로 한 패키지 내에 칩 온 리드(Chip On Lead:COL)와 리드 온 칩(Lead On Chip)을 함께 적용하여 본딩한 것이다.In the present invention, a multi-stage chip is loaded into a package, and a chip on lead (COL) and a lead on chip are bonded together in one package.
이와 같은 특징으로 갖는 본 발명 반도체 패키지는 도 2와 도 3a에 도시한 바와 같이 리드 프레임의 패들(21)위에 제 1 반도체칩(23)이 Ag(22)로 에폭시 본딩되어져 있고, 제 1 반도체칩(23)의 가장자리 상부에 인너 리드(25)가 제 1 절연테이프(24)에 의하여 본딩되어져 있다. 그리고 제 2 절연테이프(24)에 의하여 인너 리드(25)와 제 2 반도체칩(27)이 절연되어 본딩되어져 있다. 이때 제 2 절연테이프(26)는 제 2 반도체칩(27)하부의 전면에 접착되어 있다. 그리고 상기 제 1 절연테이프(24)는 제 1 반도체칩(23)의 전기적인 통로를 제공하기 위하여 제 1 반도체칩(23)의 가장자리상부를 따라 형성된 제 1 패드(30)와 인너 리드(25)를 와이어(29)가 연결하고 있다. 그리고 제 2 반도체칩(27)의 가장자리를 따라 형성된 복수개의 제 2 패드(31)와 인너 리드(25)를 또다른 와이어(29)가 연결하고 있다. 여기서 제 1, 제 2 절연테이프(24,26)를 통하여 제 1, 제 2 반도체칩(23,27)의 사이에 형성된 하나의 인너 리드(25)는 두갈래 이상의 아웃 리드(25)로 상하로 포밍(Forming)되어 있다. 그리고 제 1, 제 2 반도체칩(23,27)의 각 제 1, 제 2 패드(30,31)와 본딩되는 각각의 와이어(29)는 하나의 인너 리드(25)에 연결되어 있다. 그리고 이때 리드프레임의 패들(21) 하부가 노출되어 있어서 열방출이 잘되게 되어 있다. 이와 같이 패키지내의 와이어(29)는 리드 온 칩(Lead On Chip) 방식의 하단구조와 칩 온 리드(Chip On Lead:COL) 방식의 상단구조가 병행된 것이다. 이에 따라서 제 1, 제 2 반도체칩(23,27)의 기능을 동시에 전달가능하고 아웃 리드(28)에서 분산할 수 있다. 그리고 본 발명 도 3b에 도시한 바와 같이 한 패키지 내에 제 1, 제 2 반도체칩(23,27)으로 형성된 것을 패키지 상에 또하나의 패키지를 조합하여 형성할 수도 있다. 이때는 상하로 형성된 아웃 리드(28)가 서로 본딩되어 있다. 이때는 가장 하단에 있는 패키지의 리드 프레임의 패들(21) 하부만 노출된다. 그리고 이렇게 패키지를 적재할 때는 아웃 리드(28)에서 분산되므로 제 1, 제 2 반도체칩(23,27)의 기능 전달을 더 증대시킬 수 있다.In the semiconductor package of the present invention having the above characteristics, the first semiconductor chip 23 is epoxy-bonded with Ag 22 on the paddle 21 of the lead frame, as shown in FIGS. 2 and 3A, and the first semiconductor chip. The inner lead 25 is bonded by the first insulating tape 24 on the upper edge of 23. The inner lead 25 and the second semiconductor chip 27 are insulated and bonded by the second insulating tape 24. At this time, the second insulating tape 26 is adhered to the entire surface of the lower portion of the second semiconductor chip 27. In addition, the first insulating tape 24 may include a first pad 30 and an inner lead 25 formed along an upper edge of the first semiconductor chip 23 to provide an electrical passage of the first semiconductor chip 23. Wire 29 is connected. Further, another wire 29 connects the plurality of second pads 31 and the inner lead 25 formed along the edge of the second semiconductor chip 27. Here, one inner lead 25 formed between the first and second semiconductor chips 23 and 27 through the first and second insulating tapes 24 and 26 is vertically moved into two or more out leads 25. Formed. Each wire 29 bonded to each of the first and second pads 30 and 31 of the first and second semiconductor chips 23 and 27 is connected to one inner lead 25. At this time, since the lower portion of the paddle 21 of the lead frame is exposed, the heat is released well. In this way, the wire 29 in the package has a lead on chip (Lead On Chip) bottom structure and a chip on lead (COL) top structure in parallel. Accordingly, the functions of the first and second semiconductor chips 23 and 27 can be simultaneously transferred and distributed in the out lead 28. In addition, as shown in FIG. 3B, the first and second semiconductor chips 23 and 27 formed in one package may be formed by combining another package on the package. At this time, the out leads 28 formed up and down are bonded to each other. At this time, only the lower paddle 21 of the lead frame of the package at the bottom is exposed. In addition, since the package is distributed in the out lead 28, the function transfer of the first and second semiconductor chips 23 and 27 may be further increased.
다음에 본 발명 제 2 실시예에 따른 패키지는 도 4와 도 5에 도시한 바와 같이 상기와 같이 구성된 패키지를 여러개 배치시킬 경우에 패키지 각각의 아웃 리드(28)를 서로 측면 접착시킬 수 있다.Next, in the package according to the second exemplary embodiment of the present invention, when the plurality of packages configured as described above are arranged as shown in FIGS. 4 and 5, the out leads 28 of the respective packages may be laterally bonded to each other.
상기와 같은 구성을 갖는 본 발명 반도체 패키지의 제조방법은 제 1 실시예를 예로 들어 설명하면 다음과 같다.The method of manufacturing a semiconductor package according to the present invention having the above configuration will be described below with reference to the first embodiment.
도 6a 내지 6c는 본 발명에 따른 반도체 패키지의 제조방법을 나타낸 공정단면도이다.6A through 6C are cross-sectional views illustrating a method of manufacturing a semiconductor package according to the present invention.
도 6a에 도시한 바와 같이 리드프레임의 패들(21)상에 Ag(22)로 제 1 반도체칩(23)을 에폭시 본딩시킨다. 이후에 제 1 반도체칩(23)상에 제 1 절연테이프(24)를 부착하는데 차후에 인너 리드(25)와 와이어(29)로써 연결시킬 제 1 패드(30)가 드러나도록 부착한다.As shown in FIG. 6A, the first semiconductor chip 23 is epoxy bonded to Ag 22 on the paddle 21 of the lead frame. Subsequently, the first insulating tape 24 is attached onto the first semiconductor chip 23 so that the first pad 30 to be connected later by the inner lead 25 and the wire 29 is exposed.
도 6b에 도시한 바와 같이 제 1 절연테이프(24)로 인너 리드(25)의 가장자리를 부착시킨다. 그리고 인너 리드(25)의 가장자리 상부에 서로 접촉되도록 제 2 절연테이프(26)를 부착시킨다. 이후에 제 2 반도체칩(27)을 제 2 절연테이프(26)를 통하여 인너 리드(25)와 본딩한다.As shown in FIG. 6B, the edge of the inner lead 25 is attached to the first insulating tape 24. The second insulating tape 26 is attached to the upper edge of the inner lead 25 so as to contact each other. Thereafter, the second semiconductor chip 27 is bonded to the inner lead 25 through the second insulating tape 26.
도 6c에 도시한 바와 같이 상기 제 1, 제 2 반도체칩(23,27)의 복수개의 각 제 1,제 2 패드(30,31)와 인너 리드(25)를 Au재질의 와이어(29)로 본딩하여 연결한다. 이때 제 1, 제 2 반도체칩(23,27)의 각 제 1, 제 2 패드(30,31)로 부터 나온 두 개의 와이어(29)는 하나의 인너 리드(25)에 본딩된다. 이후에 아웃리드(28)로 사용되는 부분을 제외하고 패드(21)이 노출되도록 몰딩수지(32)로 몰딩한다.As shown in FIG. 6C, each of the plurality of first and second pads 30 and 31 and the inner lead 25 of the first and second semiconductor chips 23 and 27 may be formed of a wire 29 of Au material. Bond and connect. In this case, the two wires 29 from the first and second pads 30 and 31 of the first and second semiconductor chips 23 and 27 are bonded to one inner lead 25. After that, except the portion used as the outlead 28 is molded with a molding resin 32 so that the pad 21 is exposed.
이후에 하나의 인너 리드(25)로 부터 두 갈래 이상 갈라진 아웃리드(28)를 상하로 포밍한다.Thereafter, the outlead 28 divided into two or more branches from one inner lead 25 is formed up and down.
상기와 같은 본 발명 반도체 패키지 및 그의 제조방법은 다음과 같은 효과가 있다.The semiconductor package of the present invention and its manufacturing method as described above have the following effects.
첫째, 한 패키지 내부에 반도체칩을 2단이상 적층하여 구성하므로써 패키지 바디면적의 축소와 용량의 대형화와 다기능화를 추구할 수 있고 또한 생산비용도 절감할 수 있으므로 경제적이다.First, by stacking two or more layers of semiconductor chips in one package, it is possible to pursue reduction of package body area, enlargement of capacity and multifunctionality, and also to reduce production cost.
둘째, 내부에 반도체칩을 2단이상 적층하여 형성한 패키지를 서로 조합하여 사용하므로써 패키지 바디면적의 축소와 용량의 대형화를 추구할 수 있다.Second, by using a package formed by stacking two or more semiconductor chips inside each other, the package body area can be reduced and the capacity can be increased.
셋째, 패키지 하부에 있는 리드 프레임 패들이 노출되어 히트 스프레더(Heat Spreader)역할을 하므로써 패키지의 수명을 연장시킬 수 있다.Third, the lead frame paddle under the package is exposed to serve as a heat spreader, thereby extending the life of the package.
Claims (5)
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ID=19526537
Family Applications (1)
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|---|---|---|---|---|
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Family Cites Families (3)
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-
1997
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101321277B1 (en) * | 2011-07-04 | 2013-10-28 | 삼성전기주식회사 | Power module package and method for manufacturing the same |
| US8664755B2 (en) | 2011-07-04 | 2014-03-04 | Samsung Electro-Mechanics Co., Ltd | Power module package and method for manufacturing the same |
Also Published As
| Publication number | Publication date |
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