KR19990044660A - 초음파 시험 시스템의 신호 처리 - Google Patents

Abstract

초음파 시험 시스템은 최소한 두 개의 초음파 트랜스듀서로부터 데이터를 수신할 수 있고, 상기 데이터를 서로 병렬로 처리할 수 있다. 상기 시험 시스템은, 샘플의 한 그룹 중 가장 높은 진폭을 갖는 샘플의 값을 기억함으로써, 데이터를 고정된 비율만큼 압축할 수 있다. 상기 시험 시스템은 또한, 사용자가-한정한 임계값을 초과하는 샘플과, 상기 샘플을 둘러싸는 샘플의 사용자가-한정한 범위를 단지 기억함에 의해 데이터를 압축함으로써, 임계값에 기초한 런-렝스 엔코딩을 제공할 수 있다. 상기 초음파 시험 시스템은 또한, 사용자가-한정한 간격 동안 피크 진폭 및 관련된 경과-시간을 기억하기 위한 하드웨어 게이트와, 사용자가-한정한 임계값 및 간격을 통해 데이터의 제 1 편위 동안의 경과-시간을 기억하기 위한 게이트를 제공한다. 이들 게이트의 동작 또는 파형 데이터의 기억은, 일정한 지연만큼 또는 사용자가-선택-가능한 시간 간격 도중에 상기 데이터가 사용자가-선택-가능한 임계값을 초과할 때까지 지연될 수 있다. 상기 시스템은 또한, 하나 이상의 채널 상에서 데이터의 파형 및/또는 게이트 포착을 동시에 허용하고, 데이터의 병렬 처리를 가능케 하는 다중 채널 설계를 제공한다.

Description

초음파 시험 시스템의 신호 처리

비침투 초음파 시험 시스템은, 결함 검출 및 구조 보전과 같은 다수의 용도에 공지된 것이다. 초음파 시험 시스템은 통상적으로 아날로그 데이터 포착과 데이터 처리 성능을 위한 단일 채널을 구비한다. 수신된 아날로그 데이터는 디지털 포맷으로 변환되고, 영상을 디스플레이하기 전에 처리된다. 주사 속도가 가능한 한 빠른 것이 바람직하기 때문에, 또한 주사되는 넓은 영역 때문에, 상당한 양의 디지털 데이터가 초음파 시험 시스템에 의해 기억되고 처리된다. 그러나, 결함 및 구조적인 결점은 일반적으로 초음파 시험 탐침에 의해 주사되는 영역 중 적은 비율만을 점할 뿐이고, 따라서 전체 기억 데이터의 적은 부분만을 차지한다. 이러한 상당한 양의 데이터로 인해, 종래의 초음파 시험 시스템은 최소 양의 관련 데이터만을 위해 상당한 기억 용량과 처리 성능을 필요로 한다.

상당한 기억 용량과 처리 성능을 필요로 하는 것에 부가하여, 기억되고 처리되는 상당한 양의 데이터는 범용 컴퓨터 및 소프트웨어를 사용하여 데이터를 신속히 처리하는 것을 어렵게 한다. 따라서, 종래의 기술에 있어서의 문제점은, 특히 임의의 데이터 압축이 필요하다면, 상당한 양의 데이터를 필요로 하는 부분을 신속하게 주사할 수 있어야 하는 점이다.

일부 초음파 시험 시스템이 하나 이상의 채널을 포함할 수 있지만, 이들 시스템은 통상적으로 다른 채널로부터의 신호를 함께 시분할 다중화시킨다. 이들 시스템은 아직도 상당한 기억 영역을 필요로 하고, 부가적인 채널 성능 때문에 보통 더 크고, 더 큰 부피이며, 더 비싸다. 그러나, 다중 채널 시험 시스템은, 통상적으로 한 번에 한 채널만을 디지털 데이터로 변환시키기 때문에 여전히 상대적으로 느리고, 상당한 양의 가공하지 않은 데이터를 처리하기 위하여 범용 컴퓨터 하드웨어와 소프트웨어를 필요로 한다.

본 발명은 일반적으로 초음파 시험 시스템에 관한 것이고, 특히 초음파 센서 신호의 디지털 신호로의 A/D 변환을 이용하여 비파괴 영상 시험에 사용하기 위한 초음파 시험 시스템에 관한 것이다.

도 1A 내지 도 1C는 본 발명의 양호한 실시예에 따른 초음파 시험 시스템의 블록도.

도 2A 내지 도 2F는 도 1C에 도시된 A/D 변환기의 블록도.

도 3A 내지 도 3F는 도 2E에 도시된 파동(Wave) 필드 프로그램 인에이블 게이트의 블록도.

도 4는 정류 회로의 개략도.

도 5A 내지 도 5D는 도 3C에 도시된 VIDEO 회로의 블록도.

도 6A 내지 도 6E는 도 3D에 도시된 RLL 회로의 블록도.

도 7A 내지 도 7F는 도 3F에 도시된 FIFOWRIT 회로의 블록도.

도 8A 내지 도 8D는 도 7D에 도시된 PRESTORE 회로의 블록도.

도 9A 내지 도 9F는 도 2B에 도시된 비교기 FPGA의 블록도.

도 10A 내지 도 10F는 도 9E에 도시된 비교 경과-시간 COMPTOF 회로의 블록도.

도 11A 내지 도 11D는 도 2A에 도시된 타이머 FPGA의 블록도.

도 12A 내지 도 12D는 도 11B에 도시된 TIMER 회로의 블록도.

도 13A 내지 도 13D는 도 12B에 도시된 경과-시간 TOF 회로의 블록도.

도 14A 및 도 14B는 도 9D에 도시된 ISA 회로의 블록도.

도 15A 내지 도 15E는 도 14A에 도시된 ISAOUT 회로의 블록도.

도 16A 내지 도 16D는 도 12D에 도시된 EVENTCNT 회로의 블록도.

도 17A 내지 도 17D는 도 11A에 도시된 MC 회로의 블록도.

도 18A 내지 도 18F는 도 17A에 도시된 MCMASTER 회로의 블록도.

도 19A 내지 도 19D는 도 17C에 도시된 MCSLAVE 회로의 블록도.

본 발명의 목적은, 우수한 가격-성능 비로 주사된 영역의 실시간 관찰을 제공할 수 있는 초음파 시험 시스템을 제공하는 것이다.

본 발명의 다른 목적은, 수신된 초음파 트랜스듀서 신호의 데이터를 압축할 수 있는 초음파 시험 시스템을 제공하는 것이다.

본 발명의 다른 목적은, 수신된 초음파 트랜스듀서 신호의 데이터를 압축할 수 있고, 임계값 이상의 편위(excursion) 내의, 또는 이에 인접한 데이터만을 기억할 수 있는 초음파 시험 시스템을 제공하는 것이다.

본 발명의 또 다른 목적은, 디지털 하드웨어 게이트를 제공하는 초음파 시험기를 제공하는 것이다.

본 발명의 또 다른 목적은, 하나 이상의 채널로부터의 데이터를 신속하게 처리하는 것이다.

본 발명의 부가적인 목적, 장점 및 새로운 특성은 다음의 설명에서 설명되고, 본 명세서를 읽거나 본 발명을 실행하는 당업자에게는 자명해질 것이다. 본 발명의 목적 및 장점은 첨부된 청구 범위에 의해 실현되고 달성될 수 있다.

본 발명에 따라 상기 및 다른 목적을 달성하기 위하여, 여기에서 구체화되고 넓게 설명되는 바와 같이, 초음파 시험 회로는, 전압 신호로 초음파 트랜스듀서를 여기시키고, 상기 트랜스듀서로부터 아날로그 데이터 신호를 수신하기 위한 펄스 회로를 구비한다. 아날로그-디지털 변환기는 아날로그 신호를 수신하고, 상기 아날로그 데이터 신호를 디지털 데이터로 변환시킨다. 타이밍 회로는 지연 및 샘플링 간격을 한정한다. 카운터 회로는 바람직하게는 2 내지 16 또는 그 이상인 디지털 데이터 샘플의 그룹을 한정한다. 지정된 지연 이후, 피크 검출기 회로는 디지털 데이터 샘플의 각 그룹에 대한 피크 값을 얻는다. 그후, 각 그룹에 대한 피크 값이 기억되고, 이에 의해 파형 데이터는 양호하게는 2 내지 16 또는 그 이상의 계수만큼 압축된다.

본 발명의 다른 측면에 있어서, 샘플링 간격은, 사용자가-한정한 검색 간격 도중에 사용자가-한정한 임계값 이상의 디지털 데이터의 편위 이전의 시작 시간과 그 이후의 종료 시간의 사이의 기간이 되도록, 한정된다. 이러한 방법에 있어서, 초음파 시험 시스템은, 128:1까지의 추가적인 계수만큼 데이터를 압축하는, 임계값에 기초한 디지털 데이터의 런-렝스(run-length) 엔코딩을 제공한다.

본 발명의 또 다른 측면에 있어서, 초음파 시험 시스템은 일정한 데이터의 기억을 위한 디지털 하드웨어 게이트를 제공한다. 상기 하드웨어 게이트는 수신된 초음파 트랜스듀서 신호를 검색할 수 있고, 피크 진폭 및 극성과, 사용자가-한정한 간격 동안 상기 피크와 관련된 경과-시간(time-of-flight)을 기억할 수 있다. 상기 하드웨어 게이트는 신호를 선택적으로 검색할 수 있고, 사용자가-한정한 간격 도중에 사용자가-한정한 임계값을 통해 상기 신호의 제 1 편위에 대응하는 경과-시간을 선택적으로 기억할 수 있다. 트랜스듀서 신호가 사용자가-한정한 시간의 기간 도중에 사용자가-한정한 임계값을 초과할 때까지, 이들 게이트는 지연될 수 있다, 즉 파형 기억은 지연될 수 있다.

본 발명의 다른 특성에 있어서, 초음파 시험 시스템은 각각의 초음파 트랜스듀서로부터 하나 이상의 아날로그 신호를 수신한다. 상기 데이터는, 최소한 하나의 다른 트랜스듀서로부터의 데이터에 대해 지연되는 하나의 트랜스듀서로부터의 데이터를 갖는 디지털 데이터로 변환된다. 이러한 방법에 있어서, 하나 이상의 데이터 신호는 다른 데이터 신호와 함께 병렬로 처리될 수 있고, 그 결과의 디스플레이를 실시간으로 신속하게 제공할 수 있다.

본 발명의 이들 및 다른 특성은, 첨부된 도면과 그 설명과 관련되어 이루어진, 본 명세서의 상세한 개설로부터 명백해질 것이다.

본 명세서에 포함되고, 그 일부를 구성하는 첨부 도면은, 본 발명의 실시예를 도시하고, 설명서와 함께 본 발명의 원리를 설명한다.

이제 본 발명의 양호한 실시예에 대하여 상세한 참조가 이루어지며, 이들의 예는 첨부된 도면에 도시되었다.

도 1A 내지 도 1C를 참조하면, 본 발명에 따른 초음파 시험 시스템(10)은 다수의 기판에 연결될 수 있는 중앙 처리 유니트(CPU)(9)를 포함한다. 도 1A 내지 도 1C의 시스템(10)은 8개의 기판을 구비하지만, 시스템(10)은 보다 많거나 적은 수의 기판을 구비할 수 있음을 이해해야 한다. 각 기판은 펄스 생성기(pulser) 및 프리앰프(pre-amp) 회로(12 및 14)를 포함하고, 이들 각각은 초음파 트랜스듀서(7)에 직접 연결된다. 각 펄스 생성기 및 프리앰프 회로(12 및 14)는, 고압 펄스로 초음파 트랜스듀서(7)를 여기시킬 수 있는 펄스 회로와, 상기 초음파 트랜스듀서(7)로부터 최종 복귀 신호를 증폭할 수 있는 프리앰프 회로를 구비한다. 펄스 생성기와 프리앰프 회로(12 및 14)는 RF 출력 신호를 생성하고, 이 신호는 다중화되어 하나의 제 2 단계 증폭기(16)에 입력되고, 상기 증폭기의 출력은 A/D 변환기(18)에 연결된다. 초음파 시험 시스템(10) 내의 각 기판은 그리드(grid) 제어 회로(11), ISA 버스 인터페이스 회로(13), 및 전원 장치(15)를 더 포함한다. 상기 시스템(10)은 주사 결과를 디스플레이하기 위한 디스플레이 장치(5)를 더 포함하고, 도시되지는 않았지만 키보드 또는 마우스와 같은 임의의 적절한 입력 장치를 포함한다.

A/D 변환기(18)의 보다 상세한 도면은 도 2A 내지 도 2F에 도시되었다. 도 2A 내지 도 2F를 참조하면, 증폭기(16)로부터의 RF 입력 신호 RF IN은, 레벨을 변화시키고 RF 입력 신호를 증폭시키는 연산 증폭기(20)를 통과한다. 연산 증폭기(20)의 출력은 A/D 변환기(21)의 두 개의 아날로그 입력에 공급된다. A/D 변환기(21)는 이중 8비트 단일 칩의 50 MS/s의 A/D 변환기이다. A 부분의 출력만이 사용될 때, A/D 변환기(21)는 50 MS/s 또는 이 이하의 샘플링 속도를 갖는다. 100 MS/s의 샘플링 속도를 얻기 위하여, A 부분과 B 부분 모두의 출력이 사용된다. B 부분의 샘플 클록이 아날로그 지연 회로(22 및 23)의 사용에 의해 10 ns만큼 지연되는 상태에서, A/D 변환기(21)의 A 부분 및 B 부분 모두 50 MHz의 샘플링 클록을 수신한다. 결과적으로, A/D 변환기(21)의 B 부분은, A/D 변환기(21)의 A 부분의 샘플링 시간 사이의 중간쯤의 시간에서, RF 입력 신호 RF IN을 샘플링한다. A 및 B 부분으로부터의 두 개의 8비트 데이터 스트림을 결합함으로써, 100 MS/s의 데이터 스트림이 형성될 수 있다. A/D 변환기(21)에 있어서, 두 부분(A 및 B)은 부합된 전달 특성을 갖고, 동일한 2 볼트 기준 전압을 사용한다.

A/D 변환기(21)로부터 출력된 두 개의 8비트 데이터 스트림, DA(0:7) 및 DB(0:7)는 파동(wave) 필드 프로그램-가능 게이트 배열(FPGA)(25)에 공급된다. 파동 FPGA(25)에서, 비디오 필터링 및 임계값에 기초한 런-렝스 엔코딩(TRLE)은 데이터(DA 및 DB)상에서 수행된다. 한 쌍의 FIFO(first-in-first-out) 메모리(26 및 27)는 임계값에 기초한 런-렝스 엔코딩을 위한 일부 데이터를 사전기억하고, 회로(28)는 임계값에 기초한 런-렝스 엔코딩을 위하여 데이터 스트림에 "00h"의 제어 코드를 삽입한다. 제 2의 한 쌍의 FIFO(29 및 30)는 파형 데이터의 고속 기억에 사용되고, 파형 기억이 종료된 후 ISA 버스 인터페이스 회로(13)에 의해 판독된다.

비교기 FPGA(32)는 파동 FPGA(25)와 병렬로, A/D 변환기(21)로부터의 지연되지 않은 DA 및 지연된 DB 데이터 스트림을 수신한다. 비교기 FPGA(32)는 데이터 스트림을 출력하지는 않지만, A/D 변환기(21)로부터 수신된 데이터 스트림(DA 및 DB)에서 피크값을 결정한다. 이러한 피크 데이터는 데이터 포트 DATA(0:7)를 통해 CPU(9)에 의해 판독될 수 있다. 비교기 FPGA(32)는 또한, 이러한 피크값과 관련된 경과-시간(time-of-flight : TOF)의 기억을 제어하기 위하여, 타이머 FPGA(33)에 제어 신호를 공급한다.

경과-시간(TOF)을 기억하는 것에 부가하여, 타이머 FPGA(33)는 몇 가지 다른 목적을 갖는다. 50 MHz의 시스템 클록은 연속적으로 진행하며, 초음파 신호가 샘플링되고 처리되는 속도는, N 클록 주기 중 오직 한 주기 도중에만 기억 및 처리를 인에이블(enable) 상태로 하도록, 샘플 인에이블 신호(SAMPLEN)를 선택적으로 펄스 출력함으로써 변동될 수 있다. 타이머 FPGA(33)는 또한, 이하에서 보다 상세하게 설명될 파형 포착 간격 및 하드웨어 게이트 검색 간격을 한정하기 위하여, 8비트의 두 개의 8k SRAM(static random access memory)(35 및 36)과 관련되어 사용된다. 타이머 FPGA(33)는 하드웨어 게이트 경과-시간 카운터, 경과-시간 레지스터, 및 다중 채널 제어 회로를 포함하는데, 이들은 이하에서 보다 더 상세하게 설명된다.

파동 FPGA 회로(25)의 비디오 정류기 및 필터부는 초음파 트랜스듀서로부터 수신된 데이터를 16:1까지의 고정된 비율만큼 압축시킬 수 있다. FPGA 회로(25)는 가장 높은 진폭을 갖는 샘플 값을 8비트 레지스터에 기억시키는데, 하위 7비트는 진폭을 나타내고, 최상위 비트는 데이터의 부호를 나타낸다. 파동 FPGA(25)는, 통상의 아날로그 피크 검출기 방전 말단에 의해 다음의 "bin"이 흐려지지 않기 때문에, 아날로그 형태보다 더 빠르게 회복시킬 수 있다.

도 3A 내지 3F를 참조하면, 파동 FPGA(25)는 한 쌍의 레지스터(41 및 42)를 포함하는데, 지연되지 않는 A 내지 D 데이터 DA는 레지스터(41)를 통과하고, 지연된 데이터 DB는 레지스터(42)를 통과한다. 두 개의 레지스터(41 및 42)로부터, 데이터는 TEST 회로(43)로 입력된 후, 데이터가 정류되는 정류기 및 버퍼 회로RETBUFF(44)로 입력된다.

A/D 변환기(21)는, 00h와 01h가 가장 큰 음의 입력을 나타내고, 80h가 데이터 범위의 중간을 나타내고, FEh와 FFh가 가장 큰 양의 입력을 나타내도록, 데이터(DA 및 DB)를 옵셋 2진 포맷으로 제공한다.

도 4는 데이터 신호(DA 및 DB)의 한 비트를 위한 정류 회로의 예를 도시한다. 도 4를 참조하면, 정류기의 제 1 단계는 1의 보수의 전파(full wave) 정류기이고, 논리 게이트(D, E, F 및 N)를 포함한다. 데이터 비트(D7)에 의해 결정된 입력 신호의 부호가, 샘플이 음의 수인 것을 나타내는, 낮은 상태이면, 멀티플렉서(N)는 입력 데이터의 보수 형태(complemented version)를 선택한다. 이에 반해서, 데이터 (D7)에 의해 결정된 입력의 부호가, 샘플이 양의 수인 것을 나타내는, 높은 상태이면, 멀티플렉서(N)는 변형되지 않은 입력 데이터를 선택한다.

정류기의 제 2의 단계는 전파 정류 대신에 양 또는 음의 반파(half wave) 정류를 허용한다. 상기 제 2의 단계는, 멀티플렉서(M)의 출력을 항상 선택하기 위하여 멀티플렉서(O)를 포함한다. 멀티플렉서(O)로부터의 출력은 AND 게이트(B 및 C)의 비반전 입력에 피드백 된다. 또한 AND 게이트(B 및 C)는 제어신호 INEGHALF 및 IPOSHALF를 각각 수신한다. 제어신호 INEGHALF 및 IPOSHALF 둘 모두 0일 때, 전파 정류된 데이터는 정류기의 제 2 단계를 변함없이 통과한다. 이에 반해서 제어신호 INEGHALF가 1이고, 제어신호 IPOSHALF가 0인 경우, 데이터 비트는, 입력 샘플이 음일 때, 0으로 교환된다. 역으로, 제어신호 IPOSHALF가 1이고, 제어신호 INEGHALF가 0인 경우, 데이터 비트는, 입력 샘플이 양일 때, 0으로 교환된다. 이러한 방법에 있어서, 입력 신호의 양 또는 음의 반파 정류가 이루어질 수 있다. 데이터에 대한 부호 비트는, 원래의 입력 샘플의 최상위 비트 즉 D7을 통과시킴으로써, 유지된다. 데이터 스트림은 D 플립플롭 레지스터를 통해 클록 신호(CLK)와 다시 동기가 맞춰진다.

상기 정류기 및 버퍼 회로(44) 내에서 정류된 후, 두 개의 8비트 데이터 스트림은 VIDEO 회로(45)로 입력된다. 비디오 회로(45)는, 도 5A 내지 도 5D에 보다 더 상세하게 도시된 바와 같이, 비디오 인에이블 주기(VIDEOEN)를 한정하기 위하여 프로그램이 가능한 샘플 주기 수를 카운트하기 위한 카운터(60)를 포함한다. 비디오 인에이블 주기는, 정류된 신호의 최대 진폭이 검색되는 간격이다.

동작에 있어서, 비디오 인에이블 주기 내의 제 1 입력 데이터 샘플, 즉 샘플 bin은 항상 8비트 레지스터 PEAKREG(61)에 기억된다. 초음파 시험 시스템(10)이 100 MS/s의 샘플링 속도로 동작할 때, VIDEO 회로(45)는 클록 주기마다 두 개의 데이터 샘플을 수신하기 때문에, 지연된 데이터 샘플 및 지연되지 않은 데이터 샘플의 크기는 중간 비교기(64)에 의해 비교되고, 상기 비교기는 기억을 위해 선택할 두 샘플 중 하나를 멀티플렉서(66)에 송신한다.

비디오 인에이블 주기의 제 2 및 후속하는 샘플 시간 도중에, 제 2의 진폭, 즉 후속하는 지연되지 않은 샘플 및 지연된 샘플의 진폭은, 비교기(63 및 65)에 의해 현재의 피크 값과 각각 비교된다. 지연된 데이터 또는 지연되지 않은 데이터가 피크 레지스터(61)에 기억된 데이터 보다 크다면, 비교기(63 또는 65)는 각각 피크 레지스터(61)에 신호를 송신하여, 피크 레지스터 PEAKREG(61)가 그 샘플을 기억하도록 한다. 지연된 데이터 또는 지연되지 않은 데이터가 모두 피크 레지스터 PEAKREG(61)에 기억된 데이터보다 클 때, 비교기(64)는 멀티플렉서(66)에 신호를 송신하여, 멀티플렉서(66)가 두 샘플 중 보다 더 큰 데이터를 피크 레지스터 PEAKREG(61)에 공급하도록 한다. 피크 레지스터(61) 내에 기억된 데이터 샘플을 인입 데이터 샘플과 비교하는 이러한 처리는, 피크 레지스터(61)로부터의 값이 VIDEO 회로(45)로부터 FIFOWRIT 회로(46)로 전달되는, 다음 비디오 인에이블 주기 내의 제 1 샘플 시간까지 지속되어, 상기 값은 처리된 파형의 일부로서 기록될 수 있게 된다.

결과적으로, 파동 FPGA 회로(25)는, 입력 데이터 속도로부터 계수 N만큼 감소된 데이터 속도를 갖는 데이터 스트림을 출력한다, 여기에서 N은 샘플 주기에 대한 비디오 인에이블 주기의 비율과 같다. 따라서, 각 비디오 인에이블 피크는, 피크 진폭이 유지되는 상태에서, 한 샘플 주기 bin에 임의로 할당되기 때문에, 측정된 시간 분해능은 계수 N만큼 더 떨어진다(coarser). 파동 FPGA 회로(25)는, 데이터를 파이프라인시키고, 짧은 임계 경로를 사용하고, 병렬 논리를 사용하고, 또한 선택적인 버퍼링을 수행함으로써, 필수적인 속도로 상술한 논리 기능을 수행한다.

보다 더 높은 분해능을 얻기 위하여, 정확한 경과-시간은, 파형 샘플마다의 타이밍 정보의 한 바이트 또는 한 바이트의 조각을 기억함으로써, 유지될 수 있다. 타이밍 정보는 별도의 카운터에 의해 생성된 실제 경과-시간 옵셋이며, 상기 별도의 카운터는 각 비디오 인에이블 VIDEOEN 주기 도중에 샘플 인에이블 SAMPLEN 주기를 카운트한다. 경과-시간(TOF) 옵셋은 피크 데이터와 함께 데이터 스트림에 삽입된다.

상술한 바와 같이, 파동 FPGA 회로(25)는 또한 임계값에 기초한 런-렝스 엔코딩을 위해 사용될 수 있고, 초음파 트랜스듀서(7)로부터 수신된 데이터를 통상적으로는 5:1 내지 20:1의 비율인, 128:1까지의 가변 비율만큼 압축시킨다. 파동 FPGA 회로(25)는, 임계값 아래에서 위로의 교차점 이전 및 위에서 아래로의 교차점 이후, 각각 사용자가-선택-가능한 다수 개의 샘플과 함께, 사용자가-선택-가능한 임계값을 초과하는 진폭을 갖는 데이터만을 기억함으로써, 임계값에 기초한 런-렝스 엔코딩을 수행한다. 임계값 이하(LTT)의 데이터의 간격 길이는, 제어 코드 00h와 LTT 계수값을 직접 데이터 스트림에 삽입함으로서, 전송된다.

도 3A 내지 도 3F를 참조하면, RLL 회로(47)는 정류기 및 버퍼 회로(44)로부터 정류된 데이터를 수신하고, 임계값에 기초한 런-렝스 엔코딩에 대한 특정 제어 논리의 대부분을 수행한다. 정류기 및 버퍼 회로(44)로부터의 정류된 데이터 스트림은 00h 값을 포함하지 않고, 데이터 스트림 내의 자연적으로 발생한 임의의 00h 값은 TEST 회로(43)에 의해 제거되어 01h로 대체된다. 00h의 값은, 임계값 이하의 계수값이 뒤따르는 것을 나타내는 신호를 송신하기 위한 제어 코드로서의 사용을 위해 예약된다.

도 6A 내지 도 6F는 RLL 회로(47)를 보다 상세하게 도시한다. 이 도면에 있어서, 신호 WAVEACT는 사용자에 의해 요청된 파형 포착 간격을 반영한다. 이 신호 WAVEACT가 1일 때, 파형을 위한 데이터 샘플은 파동 FPGA 회로(25)에 의해 기록 및/또는 압축된다. 특히, 신호 WAVEACT가 1일 때의 간격 도중에, 정류기 및 버퍼 회로(44)로부터 수신된 정류된 파형 샘플의 크기는 한 쌍의 비교기(70 및 71)에 의해 사용자-프로그램-가능 임계값 THRESHRLL과 비교된다. 상기 샘플의 진폭이 특정 임계값 THRESHRLL보다 적다면, 대부분의 샘플은 파형 FIFO(29 및 30)에 기억되지 않는다. 임계값 이하의 카운터(73)는 FIFO(29 및 30)에 의해 기억되지 않는 샘플의 수를 카운트한다. 파형 진폭이 임계값 THRESHRLL을 초과할 때, 임계값 이하의 얼마나 많은 샘플이 기록되지 않았는지를 나타내는, 제어 코드 00h와 임계값 이하의 카운트 바이트(LTTCNT)는 데이터 스트림에 삽입되고, 파형 기억이 시작된다.

한 그룹에 기억될 파형 샘플의 최소 수는 재-트리거-가능 사전기억-및-사후기억 카운터(retriggerable prestore-plus-poststore counter)(74)에 의해 설정된다. 임계값 이하의 간격 도중, 및 사후기억이 종료된 후, 카운터(74)의 출력은 00h이다. 파형 기억이 다시 시작되자마자, 카운터(74)의 출력은 PREPLUSPOST(0:4)의 데이터 값으로 로드되고, 전후 카운트(pre-plus-post count) PPCNT(0:7)은 00h를 향해 카운트다운을 시작한다. 카운터(74)가 00h에 도달하면, RLLORNOR 회로(75)는 전후 카운트로 하여금 임계값 편위 이상의 다음 값을 대기하도록 한다. 이에 반해서, 00h에 도달하기 전에 임계값 편위 이상의 값이 검출되면, 카운터(74)는 즉시 PREPLUSPOST의 카운트값으로 재로드된다. 카운터(74)의 출력이 00h와 동일하지 않는 한, 신호 IRLLWAVEEN의 값은 0이 되고, 파형은 파형 FIFO(29 및 30)에 기억되도록 허용된다. 따라서, 요약하면 파동 FPGA 회로(25)는, 사용자가-한정한 임계값 THRESHRLL 이상의 각 편위(excursion)에 대해 전후 카운트 PPCPNT와 같거나 또는 이 이상의 많은 수의 파동 샘플을 FIFO(29 및 30)에 기억시킨다.

도 3A 내지 도 3F를 참조하면, RLL 회로(47)로부터 FIFOWRIT 회로(46)에 공급되는 제어 신호 버스 WRITELTT(0:2) 신호는, 임계값 이하의 카운트 LTTCNT내에서 00h 제어 코드의 파형 FIFO(29 및 30)에 대한 기록을 제어한다. 신호 IRLLWAVEEN은, 시프트 레지스터 FIFO(26 및 27)에 입력되기 전에 파형 데이터가 FIFOWRIT 회로(46)를 통과하는 상태에서, 파형 FIFO(29 및 30)에 대한 변형되지 않은 파형 데이터의 기록을 제어한다. 상술한 바와 같이, 신호 WAVEACT가 1인 동안, 파형 데이터는 사전기억 FIFO(26 및 27)를 통해 연속적으로 진행한다. FIFOWRIT 회로(46)는 도 7E에 보다 상세하게 도시되었고, FIFOWRIT 회로(46) 내의 PRESTORE 회로(80)는 도 8A 내지 도 8D에 보다 더 상세하게 도시되었다. PRESTORE 회로(80)는 사전기억 FIFO(26 및 27)의 판독-인에이블 및 기록-인에이블 라인을 제어하는 출력을 생성하여, 데이터가 파동 FIFO(29 및 30)에 의해 판독되기 전에, 데이터는 4 내지 16 샘플 시간 쌍 동안 FIFO(29 및 30)에 기록되게 된다. 데이터가 판독되기 전에, 다수의 샘플 시간 쌍 동안 데이터를 시프트 레지스터 FIFO(26 및 27)에 기억함으로써, 파동 FIFO(29 및 30)는 임계값 교차 시간에 대해 상대적으로 오래된 데이터를 기억할 수 있고, 따라서 데이터를 사전기억할 수 있다.

도 7E에 도시된 WAVELENG 회로(81)는 단일 파형 포착 도중에 기억된 워드의 전체 수를 카운트한다. 단일 파형 포착 도중에 기억된 워드의 전체 수가 필요한데, 그 이유는 파형 FIFO(29 및 30)에 저장되는 워드의 정확한 수는 처리되는 초음파 신호의 정확한 특성에 상당히 의존하기 때문이다. 워드의 전체 수에 대한 이러한 카운트에 대해, 초음파 시험 시스템(10) 내의 CPU(9)는 얼마나 많은 워드가 다수의 채널에 판독되고 할당되는 지를 결정할 수 있다.

상술한 바와 같이, 초음파 시험 시스템(10)은 비디오 정류기 및 필터로서, 또한 임계값에 기초한 런-렝스 엔코더로서 수행될 수 있다. 부가적으로, 초음파 시험 시스템(10)은, 대략 개별 함수에 대한 비율의 곱인 압축율을 얻기 위하여, 비디오 정류기 및 필터의 기능을 임계값에 기초한 런-렝스 엔코더와 결합시킬 수 있다. 이들 기능들을 결합하기 위하여, 비디오 정류기 및 필터 기능은 인에이블 상태로 되고 이후, RLL 회로(47), FIFOWRIT 회로(46), 및 PRESTORE 회로(80) 각각에 비디오 인에이블 신호 VIDEOEN의 사본이 공급되어, 각 샘플의 인에이블 기간에 새로운 파형 샘플을 처리하는 대신에, 이들 회로는 각 비디오가 인에이블 상태로 된 기간 동안 새로운 샘플을 오직 한번만 처리한다.

비교기 FPGA(32)는, 수신된 초음파 트랜스듀서 신호를 검색하고, 상기 신호의 단일 피크 진폭 및 극성과, 사용자가-한정한 검색 시간 간격 동안 상기 피크에 대응하는 경과-시간을 기억하기 위한, 부호가 있는 피크 및 경과-시간(P+POF) 플로(flaw) 게이트를 포함한다. 비교기 FPGA(32)는, 실제 파형 기록이 필요하지 않은 경우, 파형에 존재하는 필수적인 정보를 단지 3 바이트로 압축할 수 있다.

비교기 FPGA(32)의 보다 더 상세한 도면을 나타내는 도 9A 내지 도 9F를 참조하면, A/D 변환기(21)로부터의 디지털 데이터는 한 쌍의 입력 레지스터(91 및 92)를 통해 경로가 지정되는데, 레지스터(91)는 지연되지 않은 데이터를 수신하고 레지스터(92)는 지연된 데이터를 수신한다. 레지스터(91 및 92)로부터의 데이터는 TEST 회로(93)에 공급된 후 정류기 및 버퍼 회로 RECTBUFF(94)에 공급되는데, 이 회로의 동작은 도 3A 내지 도 3F에 도시된 정류기 및 버퍼 회로(44)의 동작과 유사하다. 정류기 및 버퍼 회로 RECTBUFF(94)는 그 출력을 비교기/경과-시간 회로 COMPTOF(95)와, 비교기/경과-시간 회로 COMPTOF(96)에 공급한다. COMPTOF 회로(95 및 96)는 데이터 신호의 피크 및 경과-시간을 결정하기 위한 대부분의 논리를 수행한다. COMPTOF 회로(95 및 96)는, 데이터 신호 PEAKx(0:7)로서 데이터 신호의 피크 값을 출력하고, 초음파 시험 시스템(10)이 100 MS/s로 동작할 때 홀수 또는 짝수 샘플 시간을 선택하기 위한 신호 BITOTOFGx를 출력하고, 경과-시간이 기억되도록 신호 출력하기 위한 신호 STOFGx를 출력한다.

MODE 회로(97)는 사용자에 의해 요구되는 하드웨어 게이트 검색 간격을 한정하는 GxACT의 일반적인 포맷을 갖는 신호의 한 그룹을 생성한다. GxACT가 1일 때, 파형 데이터는 피크 진폭값에 대해 검색된다. 도 10A 내지 도 10F를 참조하면, 멀티플렉서(102)는 정류기 및 버퍼 회로(94)로부터 지연되지 않고 정류된 데이터를 선택하도록 설정된다. 부호가 있는 피크 및 경과-시간 간격(P+TOF)의 시작을 지정하는, 0으로부터 1로의 신호 GxACT의 각 천이에 대해, ARM 회로(103)는 제 1 파형 샘플이 멀티플렉서(102)내에 포함된 피크 레지스터에 기억되도록 한다.

뒤따르는 정류된 파형 샘플은 이들의 크기를 멀티플렉서(102)에 기억된 현재의 피크 값과 비교되게 하고, 이러한 비교는 한 쌍의 비교기(104 및 106)에 의해 수행된다. 비교기(104)는 새로운 데이터가 멀티플렉서(102)에 기억된 피크 값보다 큰 지의 여부를 결정하는데 사용되고, 비교기(106)는 새로운 지연된 데이터가 멀티플렉서(102)에 기억된 피크 값보다 큰 지의 여부를 결정하는데 사용된다. 100 MS/s 이하의 샘플링 속도에서는, 상부 비교기(104)만이 사용된다. 새로운 지연된 데이터 및 지연되지 않은 데이터의 진폭이 둘 모두 현재의 피크 값보다 적으면, 어떠한 동작도 일어나지 않는다. 이에 반해서, 지연된 데이터 또는 지연되지 않은 데이터의 진폭이 멀티플렉서(102)에 기억된 피크 값보다 크면, 현재 파형 샘플은 멀티플렉서(102)에 기억된 피크 값을 고쳐 쓴다. 지연된 데이터 및 지연되지 않은 데이터 모두 멀티플렉서(102)에 기억된 피크 값보다 클 수 있기 때문에, 비교기(105)는 지연된 데이터의 크기를 지연되지 않은 데이터의 크기와 비교하고, 기억을 위하여 두 데이터 샘플 중 더 큰 데이터를 선택하도록 멀티플렉서(102)에 신호를 출력한다. 각 검색 간격의 종료 시, 멀티플렉서(102)에 기억된 피크 값은, 게이트 번호와 채널 번호에 따라, 도 4에 도시된 ISAIN 회로 내의 몇 개의 8비트 레지스터 중 하나에 기록된다. 이들 레지스터는, ISA 버스 인터페이스 회로(13)를 사용하여 CPU(9)에 의해 판독되고 디스플레이될 수 있다. 각 피크 값의 부호 비트는 원래 입력 샘플의 최상위 비트(D7)를 통해 통과시킴으로써 유지된다.

도 2A 내지 도 2F에 도시된 바와 같이, 비교기 FPGA(32)는 STOFGx 신호와 BITOTOFGx 신호를 경과-시간 카운터를 포함하는 타이머 FPGA(33)에 송신한다. 도 11A 내지 도 11D는 타이머 FPGA(33)의 보다 상세한 도면을 제공하고, 도 12A 내지 도 12D는 도 11B에 도시된 TIMER 회로(110)의 보다 상세한 도면을 제공한다. 도 13A 내지 도 13D는 도 12B에 도시된 경과-시간 회로(120)를 추가로 도시한다. 도 13A 내지 도 13D에 도시된 바와 같이, 경과-시간 카운터(130)는 "주 충격"("main bang") 이후의 샘플 인에이블 주기의 수를 카운트하기 위한 16비트 카운터이다. 주 충격은 초음파 트랜스듀서(7)로부터 초음파 에너지의 초기 출력 펄스를 야기하는 고압 펄스를 언급한다. 기억 경과-시간 STOFx 펄스가 수신될 때마다, 현재의 경과-시간은 채널 번호, 게이트 번호 및 게이트의 형태에 따라 적절한 16비트 경과-시간 레지스터 REG16BOB에 기억된다. 100 MS/s의 샘플링 속도에 있어서, 두 개의 데이터 샘플은 각 50 MHz 클록 주기 동안 수신되기 때문에, 신호 BITOTOFGx는 TOFGxy(0)를 위해 사용되고, TOF(0:14)는 TOFGxy(1:15)를 위해 사용되고, TOF(15)는 무시된다. 경과-시간 레지스터 TOFGxy는 ISA 버스 인터페이스 회로(13)를 통해 CPU(9)에 의해 판독될 수 있다.

피크 값과 관련된 경과-시간을 저장하는 것에 덧붙여, 초음파 시험 시스템(10)은 초음파 구동 신호를 검색하고, 사용자가-한정한 검색 시간 간격 동안 사용자가-선택한 임계값을 통해 신호의 제 1 편위에 대응하는 경과시간을 기억할 수도 있다. 도 10A 내지 도 10F를 참조하면, 신호 GxACT가 1인 동안, 정류된 파형 샘플의 크기는 두 개의 비교기(104 및 106)에 의해 임계값 THRESH(0:6)와 비교되는데, 상부 비교기(104)만이 100 MS/s 이하의 샘플링 속도에서 동작한다. 데이터 샘플의 진폭이 특정 임계값 THRESH보다 낮으면, 어떠한 동작도 일어나지 않는다. 이에 반해서, 샘플의 진폭이 임계값 THRESH보다 크다면, 경과-시간 기억 신호 STOF는 타이머 FPGA(33)에 방출된다.

따라서, 비교기(95 및 96)는 타이머 FPGA(33)에 지령하여, 타이머 FPGA(33)가 상술한 부호가 있는 피크 및 경과-시간에 대한 것과 유사한 방법으로 임계값 THRESH를 통해 신호의 제 1 편위에 따라 경과-시간을 저장하도록 한다. 그러나 한 가지 차이점은, 비교를 위한 기준 값이 샘플링된 데이터의 현재의 피크 값이 아니고, 사용자가-선택한 임계값 THRESH이라는 점이다. 결과적으로, 데이터 신호 PEAK(0:6)는 정적인 심벌이고, 사용자가-선택한 임계값 THRESH과 동일하다. 다른 차이점은, 기억된 경과-시간 펄스 STOF가 각 플로(flaw) 게이트의 시작점에서 필수적으로 방출되지는 않는다는 점이다. 또 다른 차이점은, 단일 기억 경과-시간(STOF)이 한 번 방출되면, 더 이상의 경과-시간 기억 펄스(STOF)가 게이트 간격 동안 발생하지 않는다는 점이다.

초음파 시험 시스템(10)은 인터페이스 게이트 모드에서 동작할 수도 있는데, 이 모드에 있어서, 수신된 초음파 트랜스듀서 신호가 사용자가-선택-가능한 검색 시간 간격 동안 사용자가-선택-가능한 임계값을 초과할 때까지, 플로 게이트 검색 및/또는 파형 기억 처리는 지연된다. 도 9A 내지 도 9F를 참조하면, 플로 게이트(1)를 위해 사용된 비교기/경과-시간 회로 COMPTOF(95)도 또한 인터페이스 게이트 기능을 위해 사용된다. 인터페이스 게이트 검색 간격은 두 개의 G1ACT 간격 중 제 1의 것으로 한정되는데, 이것은 1과 동일한 INTERFACEACT 신호에 의해 신호 출력된다. INTERFACEACT 신호는 MODE 회로(97)에 의해 생성된다. 유일한 임계값이 도 15B에 도시된 멀티플렉서(151)에 의해 선택된 인터페이스 게이트를 위해 유용하고, 상기 멀티플렉서(151)는 도 14A에 도시된 ISAOUT 회로(140) 내에 존재한다. 멀티플렉서(151)는 1과 동일한 INTERFACEACT 신호에 기초한 유일한 임계값을 선택한다. 초음파 시험 시스템(10)이 인터페이스 게이트 모드에 놓일 때, 타이머 FPGA(33) 역시, 제 1 경과-시간 기억 펄스 STOF가 수신되자마자 타이머 FPGA(33)로 하여금 제 1 인터페이스 게이트 검색 간격 GIACT를 종료하도록 하는, 인터페이스 게이트 모드에 놓인다. 인터페이스 게이트 간격 GIACT의 이러한 천이는 ENDIGATEx 신호에 의해 야기되고, 상기 ENDIGATEx 신호는 도 13A 내지 도 13D에 도시된 경과-시간(TOF) 회로(120)에 의해 생성된다.

초음파 시험 시스템(10)은 많은 다른 응용에서 인터페이스 게이트 모드에 놓일 수 있다. 예컨대, 가변 높이의 표면을 갖는 물에 잠긴 부분의 물-탱크 주사에 있어서, 임계값 교차 이후의 인터페이스 게이트 검색 간격의 종료는, 초음파가 물을 통과한 후 상기 부분의 전면 인터페이스에 도달한 이후까지, 파형 데이터의 기억을 지연시키기 위해 사용될 수 있다. 따라서, 물의 경로 동안의 데이터의 불필요한 기억은, 초음파 시험 시스템(10)을 인터페이스 게이트 모드에 위치시킴으로써, 피할 수 있다. 기록된 인터페이스 게이트 경과-시간 TOF는 상기 부분의 표면 높이를 맵핑하기(map) 위해 사용될 수도 있다.

상술한 바와 같이, 타이머 FPGA(33)는, 파형 포착 간격과 하드웨어 게이트 검색 간격을 한정하기 위하여, 8k의 두 개의 8비트 SRAM(35 및 36)과 관련되어 사용된다. EVENTCNT 회로(122)를 도시하는 도 16A 내지 도 16D를 참조하면, 8비트 카운터(160)는 이벤트(event) 상태 또는 간격 번호를 통해 카운트다운하고, 일반적으로 간격 모드 스태틱 RAM(35 및 36)을 위한 어드레스를 제공한다. 13비트 카운터(161)는 원하는 시간 동안 각 상태에서 이벤트 카운터(160)를 유지한다. 특히, 카운터(161)의 출력 INTQ(0:12)가 0일 때, 이벤트 카운터(160)는 인에이블 상태로 된다. 스태틱 RAM(35 및 36)은 간격 길이를 기억하기 위한 13비트를 구비하고, 상기 간격 길이는 각 간격의 시작점에서 간격 타이머(161)에 로드된다. 스태틱 RAM(35 및 36)은 또한 초음파 시험 시스템(10)을, 파형 기억 인에이블 WAVEEN, 게이트(1) 인에이블 G1EN, 및 게이트(2) 인에이블 G2EN의 가능한 조합에 대응하는 8개의 모드 중 하나로, 임의로 프로그램하기 위한 비트를 구비한다. 스태틱 RAM(35 및 36)의 이들 세 개의 비트는, 비교기 FPGA(32)와 파동 FPGA(35)를 위한 파형 포착 간격 및 하드웨어 게이트 검색 간격을 한정한다. 비활성 지연 간격은, VAVEEN, G1EN, 및 G2EN 신호 라인의 일부 또는 모두가 비활성인 간격에서 프로그램밍 이벤트에 의해 한정된다.

동작 시, 주 충격에 앞서, 스태틱 RAM(35 및 36)은 비트 3 내지 15에 적절한 간격 카운트값과 비트 0 내지 2에 적절한 대응 게이트 모드가 로드되어야만 한다. 각 주 충격 바로 앞에, 이벤트 카운터(160)와 간격 타이머(161)는 재설정 신호 PREBANGRS와 PREBANGINIT에 의해 초기 카운트 EVENTS(0:6)와 초기 간격 INTERVAL(0:12)으로 로드된다. 샘플 인에이블 SAMPLEN 신호가 활성으로 되자마자, 이벤트 카운터(160)는 그 카운터값을 감소시키고, 간격 타이머(161)는 카운트다운을 시작한다. 간격 타이머(161)가 0에 도달할 때, INTERVAL(0:12)의 현재 값은 스태틱 RAM(35 및 36)으로부터 간격 타이머(161)로 로드되고, 이벤트 카운터(160)는 감소되어 스태틱 RAM(35 및 36)에 대한 새로운 어드레스를 생성한다. 이러한 처리는 카운터(160 및 161)가 모두 0에 도달할 때까지 지속되고, 이 때 두 카운터(160 및 161)는 모두 정지한다. 게이트 간격은 카운터(160 및 161)의 카운트다운 도중에 스태틱 RAM(35 및 36)의 출력(0:2)에서 출현하는 논리 레벨에 의해 한정된다.

상술한 바와 같이, SRAM의 세 개의 비트(0:2)는 초음파 시험 시스템(10)을 8개 모드 중 하나에 위치시키기 위하여 사용된다. 특히, 비트 0은 파형 기억을 인에이블 상태로 하기 위해 높은 상태로 설정되고, 파형 기억을 디스에이블(disable) 상태로 하기 위해 낮은 상태로 설정된다. 하드웨어 게이트(1) 검색을 인에이블 상태로 하기 위하여, 비트 1은 높은 상태로 설정되고, 하드웨어 게이트(1) 검색을 디스에이블 상태로 하기 위하여 낮은 상태로 설정된다. 나머지 비트 즉, 비트 2는 하드웨어 게이트(2) 검색을 인에이블 상태로 하기 위하여 높은 상태로 설정되고, 하드웨어 게이트(2) 검색을 디스에이블 상태로 하기 위하여 낮은 상태로 설정된다. 이들 모드 비트(0:2)는 다음의 간격에 대응하는 간격 비트(3:12)에 연결된다.

논리 게이트 수와 전파 지연을 최소화시키기 위하여, 이벤트 카운터 출력 비트는 OCTAL OR 게이트의 입력에 연결되고, OCTAL OR 게이트의 제 2 입력은 ISA 인터페이스 IMSRAM 어드레스 레지스터의 보수(complement)에 연결된다. 결과적으로, 어드레스 레지스터는 시험 도중에 FFh로 설정되어야만 하고, EVENT 카운터(160)는 CPU(9)에 의해 재설정되어야만 한다.

SRAM(35 및 26)을 위한 프로그램밍의 예는 다음의 조건에 기초한다, 즉, FS = 50MS/s, 인터페이스 게이트는 인에이블 상태, 검색 간격 지연 = 3 μs, 폭 = 3 μs, 지연을 갖는 파형 게이트 간격 = 1 μs, 폭 = 10 μs, 지연을 갖는 하드웨어 게이트(1) 검색 간격 = 3 μs, 폭 = 3 μs, 및 하드웨어 게이트(2) 검색 간격은 디스에이블 상태. 파형 및 하드웨어 GATE1 이벤트는 인터페이스 게이트의 종료로 언급된다. ISA 어드레스 이벤트 SRAM에 대한 내용은 다음과 같다.

어드레스	이벤트	16진수	간격, 2진수	10진수	모드, 2진수	모드
F8h	7	4A8h	0000010010101	149	0	dummy startup
F9h	6	638h	0000011000111	199	0	inter. delay
FAh	5	152h	0000000101010	42	10	inter. search
FBh	4	350h	0000001101010	106	0	a-gate delay
FCh	3	4A9h	0000010010101	149	1	a-gate active
FDh	2	7CBh	0000011111001	249	11	a-gate,h.w.gate
FEh	1	51h	0000000001010	10	1	a-gate active
FFh	0	0h	0000000000000	0	0	wind-down

따라서, 초음파 시험 시스템(10)은 복수의 게이트 간격을 생성할 수 있고, 여기에서 이들 간격은 연결되거나, 또는 선택적으로 해체될 수 있다. 게이트의 번호는 타이머 메모리의 비트 폭마다 하나의 게이트에 의해 확장될 수 있다. 더 많은 수의 게이트에 대해, 게이트마다의 하나의 지연 타이머와 하나의 폭 타이머로 이루어진 종래의 장치에 대해서는, 상당한 전력과 논리 회로가 소요된다.

초음파 시험 시스템(10)은, 다중 채널 버퍼 회로(37)를 통해 타이머 FPGA(33)으로 전달되는 세 개의 신호 버스인, 다중 채널(MC) 제어 버스를 구비한다. 다중 채널 제어 버스는 초음파 시험 시스템내의 각 UT 시스템 기판에 연결된다. 다중 채널 제어 논리는 타이머 FPGA(33)에 존재한다. 도 17A 내지 도 17D는 도 11A에 도시된 MC 회로(111)의 블록도인 반면, 도 18A 내지 도 18F와, 도 19A 내지 도 19D는 도 17A에 도시된 MCMASTER 회로(171)와 도 17C에 도시된 MCSLAVE 회로(172)의 각각의 블록도이다.

도 17A 내지 도 17D, 도 18A 내지 도 18F, 및 도 19A 내지 도 19D를 참조하면, 초음파 시험 시스템(10) 내의 복수의 기판 중 하나의 기판만이, 활성 다중 채널 마스터 또는 단순히 마스터가 되도록, CPU(9)에 의해 초기화되고, 마스터(171)만이 다중-채널 제어 버스 및 컴퓨터 버스 인터럽트 요구(Interrupt Request) 라인을 구동시킨다. 그러나, 모든 기판은 활성 다중-채널 슬레이브(172)를 구비한다. 다중-채널 제어 버스를 포함하는 세 개의 라인은 MCSTANDBY 신호 라인, MCDECBANGCNT 신호 라인, 및 MCSTARTBANG 신호 라인이고, 이들은 마스터(171)로부터 각 슬레이브(172)에 효과적으로 연결된다. 마스터(171)는 이들 라인을 조종하여, 각 기판의 소위 "슬레이브 충격 카운터"("slave bang counter")(193)가 카운트다운하도록 한다. 복수의 기판 상의 각 슬레이브(172)는, 현재의 충격 도중에 데이터를 포착할 지를 결정하기 위하여, 현재의 충격 카운트 값을 그 자신의 충격 지정 값과 비교한다. 상술한 바와 같이, 충격은 트랜스듀서(7)로부터 초음파 에너지의 초기 출력 펄스를 초래하는 고압 펄스이다.

특히, 전원 투입 중의 동작에 있어서, CPU(9)는 자동적으로 모든 기판이 슬레이브(172)가 되도록 초기화한다. 그후, CPU(9)는 기판 중 하나만을 마스터(171)가 되도록 초기화하고, 그리드 교차점마다의 충격 회수 BANGS(0:3)와 충격 사이의 시간 IBANGDELAY(5:12)를 프로그램한다. 각 슬레이브(172)는 CPU(9)에 의해 그리드 교차점마다의 충격 회수 BANGS(0:3)와 그들의 충격 할당 BASSIGNMENT(0:3)으로 초기화된다. 마스터(171)가 1의 값을 갖는 트리거 다중-채널 제어 신호 TRIGGERMC에 의해 트리거될 때, 마스터(171)는 MCSTANDBY 신호 라인을 0으로 떨어뜨리는데, 이것은 슬레이브 충격 카운터(193)를 초기화하고, MCSTARTBANG 펄스를 방출한다. 도 19A 내지 도 19D에 도시된 바와 같이, 슬레이브(172)는, 충격 할당 BASSGNMENT가 현재의 충격 카운트 BAGCNT와 부합되는 지를 결정하기 위한 회로(191 및 192)를 구비하고, 만약 부합될 경우 포착을 개시하기 위해 기판 인에이블 신호 BOARDEN를 생성한다. 마스터(171) 내의 상호-충격 지연 카운터(181)는 카운트다운을 시작하고, 0에 도달할 때, 감소 충격 카운트 펄스 MCDECBANGCNT가 방출된다. 이러한 펄스 MCDECBANGCNT는 마스터 충격 카운터(185)와 모든 슬레이브 충격 카운터(193)가 그들의 충격 카운트값을 감소시키도록 한다. 7 μs 이후에, 다른 개시 충격 펄스 MCSTARTBANG가 마스터(171)에 의해 방출된다. 이러한 처리는 충격 카운트 BANGCNT가 0으로 감소되고, 상호-충격 지연 카운터가 0일 때까지 지속되는데, 이 때 인터럽트 IRQACQ가 방출되고, 플립플롭(183)의 출력은 신호 라인 MCSTANDBY을 높은 상태가 되도록 하고, 마스터(171)에 의한 제어는 금지된다. 초음파 시험 시스템(10)에서의 각 채널은, 포착 도중에 펄스 생성기 또는 프리앰프 회로(12 또는 14)에서 펄스 생성기를 선택적으로 시작하도록 프로그램될 수 있다. 그러므로, 원한다면 다중 채널은 동시에 시작하도록 프로그램될 수 있다. 다중 기판(10)은 서로 밀접하게 동기화된채로 데이터를 동시에 획득하도록 프로그램될 수 있다.

다중-채널 제어기(111)는 고속이고, 탄력적이고, 또한 확장 가능하고, 채널 수에 관계없이 포착 시스템에 의한 그리드 교차점마다의 오직 하나의 인터럽트만을 사용하여, 컴퓨터 버스 비용을 감소시킨다. 양호한 실시예에 있어서, 8 개의 기판과 16 채널까지 사용될 수 있는데, 각 기판은 2 개의 아날로그 채널을 하나의 A/D 회로(18)로 다중화시킨다. 본 발명에 따른 초음파 시험 시스템(10)은, 기판 수와 동일한 수의 채널 상에서 동시에 데이터의 파형 및/또는 하드웨어 게이트 포착을 가능케 한다. 따라서, 본 발명은, 복수의 충격과 이와 관련된 시간 다중화 시스템에서의 링다운(ring-down) 시간을 필요로 하는 종래 기술의 단점을 피할 수 있다. 또한, 가장 높은 샘플 속도가 선택될 때, 하나의 아날로그 신호를 이중의 A/D 변환기(21)에 동시에 공급함으로써, 절반 속도의 두 개의 데이터 스트림의 병렬 처리가 허용되어, 파형 및 하드웨어 게이트 처리가 CMOS 논리 기술을 사용하여 고속으로 이루어질 수 있도록 한다.

본 발명에 따른 초음파 시험 시스템은 현존 시험 시스템에 대한 다수의 장점을 제공한다. 예컨대, 상기 초음파 시험 시스템은, 회복이 빠르고, 부호가 있는 디지털 하드웨어 비디오 정류기 및 필터를 제공하는데, 이러한 정류기 및 필터는 수신된 초음파 트랜스듀서 신호에서의 데이터를 16:1 또는 이 이상까지의 고정된 비율만큼 압축할 수 있다. 상기 정류기 및 필터는 한 그룹의 샘플 중 가장 높은 진폭의 샘플의 값을 기억하고, 종래의 아날로그 형태보다 빠르게 회복한다. 또한 초음파 시험 시스템은 더 높은 분해능의 정류기 및 필터를 제공하는데, 상기 정류기 및 필터는 타이밍 정보의 한 바이트를 파형 샘플마다 부가함으로써 정확한 경과-시간을 유지할 수 있다.

또한 본 발명에 따른 초음파 시험 시스템은, 수신된 초음파 트랜스듀서 신호에서의 데이터를 압축하고, 진폭이 사용자가-선택-가능한 임계값을 초과하는 데이터만을 기억하기 위한, 디지털 하드웨어의, 임계값에 기초한 런-렝스 엔코더로서 동작할 수 있다. 임계값에 기초한 런-렝스 엔코딩은, 임계값 아래에서 위로의 교차점 이전 및 위에서 아래로의 교차점 이후, 각각 데이터 점의 사용자가-선택-가능한 수를 저장함으로써 강화된다. 초음파 시험 시스템은, 매우 높은 파형 압축비를 얻기 위하여, 임계값에 기초한 런-렝스 엔코딩을 부호가 있는 디지털 하드웨어 비디오 정류기 및 필터와 추가로 결합시킬 수 있다.

본 발명에 따른 초음파 시험 시스템은 다수의 디지털 하드웨어 게이트를 위한 성능을 제공한다. 예컨대, 초음파 시험 시스템은 수신된 초음파 트랜스듀서 신호를 검색할 수 있고, 사용자가-한정한 검색 간격 동안 피크 진폭 및 극성과, 상기 피크값에 대응하는 경과-시간을 기억할 수 있다. 또한, 초음파 파생 신호를 검색하고, 사용자가-한정한 검색 간격 동안 사용자가-선택-가능한 임계값을 통해 신호의 제 1 편위에 대응하는 경과-시간을 기억하기 위한, 임계값 플로(flaw) 게이트가 제공될 수 있다. 다른 예로서, 수신된 초음파 트랜스듀서 신호가 사용자가-선택-가능한 검색 시간 간격 동안 사용자가-선택-가능한 임계값을 초과할 때까지, 정상적인 플로 게이트 검색과 파형 기억 처리를 지연시키기 위한 인터페이스 게이트가 제공될 수 있다.

본 발명에 따른 초음파 시험 시스템은 또한 오직 두 개의 카운터를 가지고 세 개 게이트의 간결한 논리 제어를 제공한다. 시간 간격은 타이머 메모리의 한 비트폭마다 하나의 게이터에 의해 연결되거나 확장될 수 있다. 본 발명은, 하나의 지연 타이머와 게이트마다의 하나의 폭 타이머로 이루어진 종래의 장치에서 요구되는 것보다 적은 전력과 논리 회로로 많은 수의 게이트를 제공할 수 있다.

본 발명에 따른 초음파 시험 시스템은 또한, 채널 수와 관계없이 포착 시스템에 의해 그리드 교차점마다 오직 하나의 인터럽트만을 사용하는, 고속이고, 유연하며, 확장 가능한 다중 채널 제어기를 제공한다. 더욱이, 상술한 바와 같이, 다중 채널 시험 시스템은 다수의 채널 상에서 동시에 데이터의 파형 및/또는 하드웨어 게이트 포착을 가능케 하고, 두 개 데이터 스트림의 병렬 처리를 갖는다.

본 발명의 양호한 실시예의 상술한 설명은 설명 및 도시 목적을 위해 이루어졌다. 본 발명을 설명된 정확한 형태로 상세하게 규정하고 제한하려하는 의도는 아니다. 상술한 설명의 견지에서 많은 개선과 변경이 가능하다.

본 발명의 원리와 이의 실질적인 응용을 가장 잘 설명하고, 따라서 다른 당업자로 하여금 본 발명과 다양한 실시예를 의도된 특정 용도에 적합한 다양한 개선과 함께 가장 잘 사용하도록, 실시예가 선택되었고 설명되었다. 본 발명의 범주는 첨부된 청구범위에 의해서만 제한된다.

Claims (25)

1. 디지털 데이터를 압축하는 초음파 시험 시스템에 있어서,

   전압 신호로 초음파 트랜스듀서를 여기시키고, 상기 트랜스듀서로부터 아날로그 데이터 신호를 수신하기 위한 펄스 회로와,

   포착 간격을 한정하기 위한 타이밍 회로와,

   상기 포착 간격에서 상기 아날로그 데이터 신호를 디지털 데이터로 변환하기 위한 아날로그-디지털 변환기와,

   디지털 데이터 샘플의 그룹을 한정하기 위한 카운터(counter) 회로와,

   디지털 데이터 샘플의 상기 그룹 각각 내의 상기 디지털 데이터의 피크 값을 얻기 위한 피크 검출기 회로와,

   디지털 데이터 샘플의 상기 그룹 각각으로부터 상기 디지털 데이터의 피크 값만을 저장하여, 상기 디지털 데이터가 상기 피크 값으로 압축되게 하기 위한, 메모리를 포함하는 것을 특징으로 하는 초음파 시험 시스템.
2. 제 1항에 있어서, 상기 디지털 데이터는 16:1의 정수 비율만큼 압축되는 것을 특징으로 하는 초음파 시험 시스템.
3. 제 1항에 있어서, 상기 디지털 데이터는 2:1보다 적지 않은 정수 비율만큼 압축되는 것을 특징으로 하는 초음파 시험 시스템.
4. 제 1항에 있어서, 제 2 전압 신호로 제 2 초음파 트랜스듀서를 여기시키고, 상기 트랜스듀서로부터 제 2 아날로그 데이터 신호를 수신하기 위한 제 2 펄스 회로를 더 포함하는데, 상기 아날로그-디지털 변환기는 상기 제 2 아날로그 신호를 제 2 디지털 데이터로 변환시키고, 상기 피크 검출기 회로는 상기 디지털 데이터와 상기 제 2 디지털 데이터 중에서 피크 값을 결정하는 것을 특징으로 하는 초음파 시험 시스템.
5. 제 1항에 있어서, 상기 디지털 데이터가 선행하는 소정의 검색 간격 도중에 임계값을 초과할 때까지, 상기 메모리가 피크 값을 기억하는 것을 방지하기 위한 제어 회로를 더 포함하는 것을 특징으로 하는 초음파 시험 시스템.
6. 제 1항에 있어서, 상기 피크 검출기 회로는, 상기 아날로그 데이터 신호의 반파(half-wave) 정류를 초래하도록, 상기 아날로그 데이터 신호의 양의 값 도중에만 상기 피크 값을 얻는 것을 특징으로 하는 초음파 시험 시스템.
7. 제 1항에 있어서, 상기 피크 검출기 회로는, 상기 아날로그 데이터 신호의 반파 정류를 초래하도록, 상기 아날로그 데이터 신호의 음의 값 도중에만 상기 피크 값을 얻는 것을 특징으로 하는 초음파 시험 시스템.
8. 제 1항에 있어서, 상기 피크 검출기 회로는, 상기 아날로그 데이터 신호의 전파(full-wave) 정류를 초래하도록, 상기 아날로그 데이터 신호의 양 및 음의 값 도중에 상기 피크 값을 얻는 것을 특징으로 하는 초음파 시험 시스템.
9. 디지털 데이터를 압축하는 초음파 시험 시스템에 있어서,

   전압 신호로 초음파 트랜스듀서를 여기시키고, 상기 트랜스듀서로부터 아날로그 데이터 신호를 수신하기 위한 펄스 회로와,

   상기 아날로그 데이터 신호를 디지털 데이터로 변환하기 위한 아날로그-디지털 변환기와,

   상기 디지털 데이터가 사용자가-선택한 임계값을 초과하는 지를 결정하기 위한 임계값 비교 회로와,

   상기 사용자가-선택한 임계값을 초과하는 디지털 데이터를 기억하기 위한 메모리를 포함하는 것을 특징으로 하는 초음파 시험 시스템.
10. 제 9항에 있어서, 상기 메모리는, 상기 사용자가-선택한 임계값을 초과하는 데이터 이전 및 이후에 디지털 데이터를 기억하는 것을 특징으로 하는 초음파 시험 시스템.
11. 제 9항에 있어서, 상기 임계값 비교 회로는, 상기 디지털 데이터가 사용자가-선택한 간격 도중에 사용자가-선택한 임계값을 초과하는 지를 결정하는 것을 특징으로 하는 초음파 시험 시스템.
12. 제 11항에 있어서, 상기 임계값 비교 회로는, 상기 디지털 데이터가 다수의 사용자가-선택한 간격 동안 사용자가-선택한 임계값을 초과하는 지를 결정하는 것을 특징으로 하는 초음파 시험 시스템.
13. 제 9항에 있어서, 상기 디지털 데이터가 선행하는 소정의 검색 간격 도중에 제 2 임계값을 초과할 때까지, 상기 메모리가 상기 디지털 데이터를 기억하는 것을 방지하기 위한 제어 회로를 더 포함하는 것을 특징으로 하는 초음파 시험 시스템.
14. 제 9항에 있어서, 제 2 전압 신호로 제 2 초음파 트랜스듀서를 여기시키고, 상기 트랜스듀서로부터 제 2 아날로그 데이터 신호를 수신하기 위한 제 2 펄스 회로를 더 포함하는데, 상기 아날로그-디지털 변환기는 상기 제 2 아날로그 신호를 제 2 디지털 데이터로 변환시키고, 상기 임계값 비교 회로는 상기 제 2 디지털 데이터가 제 2 사용자가-선택한 임계값을 초과하는 지의 여부를 결정하고, 상기 메모리는 상기 제 2 사용자가-선택한 임계값을 초과하는 상기 제 2 디지털 데이터를 기억하는 것을 특징으로 하는 초음파 시험 시스템.
15. 초음파 시험 시스템에 있어서,

    전압 신호로 초음파 트랜스듀서를 여기시키고, 상기 트랜스듀서로부터 아날로그 데이터 신호를 수신하기 위한 펄스 회로와,

    상기 아날로그 데이터 신호를 디지털 데이터로 변환시키기 위한 아날로그-디지털 변환기와,

    사용자가-선택한 검색 간격을 한정하기 위한 타이밍 회로와,

    상기 사용자가-선택한 검색 간격 도중에 상기 디지털 데이터의 피크 값을 얻기 위한 피크 검출기 회로와,

    상기 디지털 데이터의 상기 피크 값을 기억하기 위한 제 1 메모리와,

    상기 피크 값과 관련된 경과-시간을 결정하기 위한 타이머와,

    상기 경과-시간을 기억하기 위한 제 2 메모리를 포함하는 것을 특징으로 하는 초음파 시험 시스템.
16. 제 15항에 있어서, 상기 타이밍 회로는 다수의 사용자가-선택한 검색 간격을 한정하는데, 상기 피크 검출기는 상기 간격 동안 피크 값을 얻고, 상기 제 1 메모리는 상기 피크 값의 값을 기억하고, 상기 타이머는 상기 피크 값에 대한 경과-시간을 결정하고, 상기 제 2 메모리는 상기 경과-시간을 기억하는 것을 특징으로 하는 초음파 시험 시스템.
17. 제 15항에 있어서, 선행하는 소정의 검색 간격 도중에 상기 디지털 데이터가 제 2 임계값을 초과할 때까지, 상기 시스템이 지연되는 것을 방지하고, 그후 피크 값과 경과-시간을 검색하기 위한, 제어 회로를 더 포함하는 것을 특징으로 하는 초음파 시험 시스템.
18. 제 15항에 있어서, 제 2 전압 신호로 제 2 초음파 트랜스듀서를 여기시키고, 상기 트랜스듀서로부터 제 2 아날로그 데이터 신호를 수신하기 위한 제 2 펄스 회로를 더 포함하는데, 상기 아날로그-디지털 변환기는 상기 제 2 아날로그 신호를 제 2 디지털 데이터로 변환시키고, 상기 피크 검출기 회로는 상기 디지털 데이터와 상기 제 2 디지털 데이터 중의 피크 값을 얻는 것을 특징으로 하는 초음파 시험 시스템.
19. 제 15항에 있어서, 상기 피크 검출기 회로는 상기 피크 값의 극성을 추가로 결정하고, 상기 제 1 메모리는 상기 극성을 기억하는 것을 특징으로 하는 초음파 시험 시스템.
20. 초음파 시험 시스템에 있어서,

    전압 신호로 초음파 트랜스듀서를 여기시키고, 상기 트랜스듀서로부터 아날로그 데이터 신호를 수신하기 위한 펄스 회로와,

    상기 아날로그 데이터 신호를 디지털 데이터로 변환시키기 위한 아날로그-디지털 변환기와,

    사용자가-선택한 검색 간격을 한정하기 위한 타이밍 회로와,

    상기 사용자가-선택한 검색 간격 도중에 상기 디지털 데이터가 사용자가-선택한 임계값을 초과하는 지의 여부를 결정하기 위한 비교기와,

    상기 사용자가-선택한 임계값을 초과하는 제 1 데이터 샘플과 관련된 경과-시간을 결정하기 위한 타이머와,

    상기 경과-시간을 기억하기 위한 메모리를 포함하는 것을 특징으로 하는 초음파 시험 시스템.
21. 제 20항에 있어서, 선행하는 소정의 검색 간격 도중에 상기 디지털 데이터가 제 2 임계값을 초과할 때까지, 상기 시스템이 지연되는 것을 방지하고, 그후 임계값 교차점을 검색하기 위한 제어 회로를 더 포함하는 것을 특징으로 하는 초음파 시험 시스템.
22. 제 20항에 있어서, 제 2 전압 신호로 제 2 초음파 트랜스듀서를 여기시키고, 상기 트랜스듀서로부터 제 2 아날로그 데이터 신호를 수신하기 위한 제 2 펄스 회로를 더 포함하는데, 상기 아날로그-디지털 변환기는 상기 제 2 아날로그 신호를 제 2 디지털 데이터로 변환시키고, 상기 비교기는, 상기 제 2 디지털 데이터가 제 2 사용자가-선택한 간격 도중에 제 2 사용자가-선택한 임계값을 초과하는 지의 여부를 결정하는 것을 특징으로 하는 초음파 시험 시스템.
23. 초음파 시험 시스템에 있어서,

    제 1 전압 신호로 제 1 초음파 트랜스듀서를 여기시키고, 상기 제 1 트랜스듀서로부터 제 1 아날로그 데이터 신호를 수신하기 위한 제 1 펄스 회로와,

    제 2 전압 신호로 제 2 초음파 트랜스듀서를 여기시키고, 상기 제 2 트랜스듀서로부터 제 2 아날로그 데이터 신호를 수신하기 위한 제 2 펄스 회로와,

    상기 제 1 및 제 2 아날로그 데이터 신호를 수신하고, 상기 제 1 및 제 2 아날로그 데이터 신호를 제 1 디지털 데이터와 제 2 디지털 데이터로 변환시키기 위한 것으로, 상기 제 1 디지털 데이터에 대해 상기 제 2 디지털 데이터를 지연시키는, 아날로그-디지털 변환 수단과,

    상기 제 1 디지털 데이터를 상기 제 2 디지털 데이터와 병렬로 처리하기 위한 수단을 포함하는 것을 특징으로 하는 초음파 시험 시스템.
24. 제 23항에 있어서, 상기 아날로그-디지털 변환 수단은 이중 채널 아날로그-디지털 변환기를 포함하는 것을 특징으로 하는 초음파 시험 시스템.
25. 제 23항에 있어서, 상기 아날로그-디지털 변환 수단은 단일의 아날로그-디지털 변환기를 포함하며,

    상기 시스템은 상기 단일의 아날로그-디지털 변환기의 출력을 상기 제 1 디지털 데이터와 상기 제 2 디지털 데이터로 디멀티플렉싱(demultiplexing)하기 위한 수단을 더 포함하는 것을 특징으로 하는 초음파 시험 시스템.