KR19990041982U

KR19990041982U - Input buffer circuit

Info

Publication number: KR19990041982U
Application number: KR2019980009063U
Authority: KR
Inventors: 박영기
Original assignee: 김영환; 현대반도체 주식회사
Priority date: 1998-05-29
Filing date: 1998-05-29
Publication date: 1999-12-27

Abstract

본 고안은 입력 버퍼 회로에 관한 것으로, 종래 입력버퍼에서 전원전압보다 높은 레벨의 클럭에 포함된 글리치 신호를 제거함에 있어서 상기 입력 클럭의 전압과 전원전압의 전압레벨 차에 의해 상기 다이오드를 통해 전류가 유입됨으로써, 전원전압의 레벨이 상승하여 회로가 오동작을 하거나 소손되는 문제점이 있었다. 따라서, 본 고안은 상기와 같은 종래의 문제점을 해결하기 위하여 안출된 것으로, 글리치 신호를 포함한 클럭을 입력받아 커패시터를 사용하여 상기 글리치 신호를 제거함과 아울러 전원전압보다 높은 레벨의 클럭 전압에 의해 흐르는 전류를 차단하여 출력하는 글리치 제거부와; 상기 글리치 제거부의 출력신호를 반전하여 출력하는 인버터로 구성한 장치를 제공하여 전원전압 레벨보다 높은 클럭의 전압에 의해 흐르는 전류를 상기 커패시터에서 차단함으로써, 전원전압 레벨의 변동에 의한 회로의 소손이나 오동작을 방지하여 신뢰도를 향상시키는 효과가 있다.The present invention relates to an input buffer circuit, in which a current flows through the diode due to a voltage level difference between the voltage of the input clock and the power supply voltage in removing a glitch signal included in a clock having a level higher than the power supply voltage in the conventional input buffer. As a result of the inflow, the level of the power supply voltage is increased and the circuit malfunctions or burns out. Accordingly, the present invention has been made to solve the above-mentioned conventional problems, and receives a clock including a glitch signal and removes the glitch signal using a capacitor and a current flowing by a clock voltage of a higher level than a power supply voltage. Glitch removal unit to block and output; Provided with an inverter configured to invert and output the output signal of the glitch removal unit to cut off the current flowing by the voltage of the clock higher than the power supply voltage level in the capacitor, the circuit burns out or malfunction due to the change in the power supply voltage level There is an effect of improving the reliability by preventing.

Description

Input buffer circuit

본 고안은 입력 버퍼 회로에 관한 것으로, 특히 에스디램(SDRAM)의 입력 버퍼에 있어서 커패시터를 사용하여 전원전압 레벨보다 높은 글리치(glitch) 신호를 갖는 클럭에 의해 흐르는 전류를 차단하여 상기 전원전압의 변동을 방지하는 입력 버퍼 회로에 관한 것이다.The present invention relates to an input buffer circuit, in particular, in the input buffer of the SDRAM (SDRAM) by using a capacitor to cut off the current flowing by the clock having a glitch signal higher than the power supply voltage level to change the power supply voltage It relates to an input buffer circuit for preventing the.

도 1은 종래 입력버퍼의 구성을 보인 회로도로서, 이에 도시된 바와 같이 입력되는 클럭에 포함된 글리치 신호를 제거하는 글리치 제거부(10)와; 상기 글리치 제거부(10)의 출력신호를 반전하여 출력하는 인버터(20)로 구성되며, 상기 글리치 제거부(10)는 캐소드가 전원전압에 연결되고 애노드는 클럭 입력단(CLK)에 연결된 다이오드(D1)와; 일측이 상기 다이오드(D1)의 애노드와 연결되고 타측은 상기 인버터(20)의 입력단을 연결된 저항(R1)으로 구성되며, 상기 인버터(29)는 게이트가 상기 저항(R1)의 타측이 공통 연결되고 전원전압(VCC)과 접지전압(VSS)사이에 직렬연결된 피모스 트랜지스터(PM1)와 엔모스 트랜지스터(NM1)로 구성되며, 이와 같이 구성된 종래의 일실시예의 동작과정을 첨부한 도 2의 입출력 파형도를 참조하여 상세히 설명하면 다음과 같다.1 is a circuit diagram illustrating a conventional input buffer, wherein a glitch removing unit 10 removes a glitch signal included in a clock input as shown therein; The inverter 20 is configured to invert and output the output signal of the glitch removing unit 10. The glitch removing unit 10 includes a diode connected to a power supply voltage and an anode connected to a clock input terminal CLK. )Wow; One side is connected to the anode of the diode (D1) and the other side is composed of a resistor (R1) connected to the input terminal of the inverter 20, the inverter 29 is a gate is connected to the other side of the resistor (R1) in common The input and output waveforms of FIG. 2 with PMOS transistors PM1 and NMOS transistors NM1 connected in series between the power supply voltage VCC and the ground voltage VSS, and the operation process according to the related art. A detailed description with reference to the drawings is as follows.

우선, 도 2(a)의 구간 (가)와 같이 클럭의 전압레벨이 저전위일 경우, 입력되는 클럭의 전압 레벨이 전원전압(VCC)보다 낮기 때문에, 도 2(b)와 같이 전원전압(VCC)이 역방향으로 다이오드(D1)에 걸리므로 도통되지 않으므로, 상기 다이오드(D1)를 통해 흐르는 전류(I)는 존재하지 않는다.First, when the voltage level of the clock is low potential as in the section (a) of FIG. 2A, since the voltage level of the input clock is lower than the power supply voltage VCC, as shown in FIG. Since VCC is caught in the diode D1 in the reverse direction, it is not conducting, so there is no current I flowing through the diode D1.

따라서, 인버터(20)는 저항(R1)을 통해 입력되는 상기 저전위인 클럭의 전압레벨을 반전시켜 고전위의 출력시킨다.Thus, the inverter 20 inverts the voltage level of the low potential clock input through the resistor R1 to output the high potential.

그리고, 도 2(a)의 구간 (나)와 같이 글리치 신호를 갖는 클럭의 전압레벨이 전원전압(VCC) 레벨보다 높을 경우, 상기 클럭과 전원전압(VCC)의 전압레벨 차가 발생하여 상기 다이오드(D1)의 에노드 방향에서 캐소드 방향으로 상기 전압차에 의한 전류(I)가 흐르게 된다.In addition, when the voltage level of the clock having the glitch signal is higher than the power supply voltage VCC level as shown in the section (b) of FIG. 2A, the voltage level difference between the clock and the power supply voltage VCC occurs to generate the diode ( The current I by the voltage difference flows from the anode direction to the cathode direction of D1).

따라서, 상기 다이오드(D1)를 통해 전류(I)가 도 2(b)와 같이 흐르게 되므로, 그 유입되는 전류(I)에 의해 상기 전원전압(VCC)이 변하게 된다.Therefore, since the current I flows through the diode D1 as shown in FIG. 2 (b), the power supply voltage VCC is changed by the current I flowing therein.

따라서, 상기 인버터(20)는 상기 입력되는 고전위 클럭의 전압 레벨을 반전시켜 저전위를 출력시킨다.Therefore, the inverter 20 inverts the voltage level of the input high potential clock and outputs a low potential.

그 후, 도 2(a)의 구간 (다)와 같이 클럭의 전압레벨이 저전위가 되고 글리치 신호를 포함하고 있다면, 글리치 신호에 의해 순간적인 역방향 전류(I)가 상기 다이오드를 통해 도 2(b)와 같이 흐르게 된다.After that, if the voltage level of the clock becomes low potential and includes a glitch signal as shown in the section (a) of FIG. 2 (a), a momentary reverse current I is caused by the glitch signal through FIG. flows as in b).

상기와 같이 종래 입력버퍼에서 전원전압보다 높은 레벨의 클럭에 포함된 글리치 신호를 제거함에 있어서 상기 입력 클럭의 전압과 전원전압의 전압레벨 차에 의해 상기 다이오드를 통해 전류가 유입됨으로써, 전원전압의 레벨이 상승하여 회로가 오동작을 하거나 소손되는 문제점이 있었다.As described above, in removing the glitch signal included in the clock having a level higher than the power supply voltage in the conventional input buffer, a current flows through the diode due to a voltage level difference between the voltage of the input clock and the power supply voltage. This rises and there is a problem that the circuit malfunctions or burns out.

따라서, 본 고안은 상기와 같은 종래의 문제점을 해결하기 위하여 안출된 것으로, 커패시터를 사용하여 전원전압 레벨보다 높은 클럭 입력시 상기 전원전압과 클럭의 전압차에 의해 흐르는 전류를 차단하여 상기 전원전압의 변동을 방지하는 입력 버퍼 회로를 제공함에 그 목적이 있다.Accordingly, the present invention has been made to solve the above-mentioned conventional problem, and when a clock input higher than the power supply voltage level using a capacitor, the current flowing by the voltage difference between the power supply voltage and the clock is cut off, It is an object of the present invention to provide an input buffer circuit that prevents the variation.

도 1은 종래 입력버퍼의 구성을 보인 회로도.1 is a circuit diagram showing the configuration of a conventional input buffer.

도 2는 도 1의 입출력 파형도.2 is an input / output waveform diagram of FIG. 1.

도 3은 본 고안 입력버퍼의 구성을 보인 회로도.3 is a circuit diagram showing the configuration of the input buffer of the present invention.

도 4는 도 3의 입출력 파형도.4 is an input / output waveform diagram of FIG. 3.

***도면의 주요 부분에 대한 부호의 설명****** Description of the symbols for the main parts of the drawings ***

100 : 글리치 제거부 200 : 입력버퍼100: glitch remover 200: input buffer

상기와 같은 목적을 달성하기 위한 본 고안 입력 버퍼 회로의 구성은 글리치 신호를 포함한 클럭을 입력받아 커패시터를 사용하여 상기 글리치 신호를 제거함과 아울러 전원전압보다 높은 레벨의 클럭 전압에 의해 흐르는 전류를 차단하여 출력하는 글리치 제거부와; 상기 글리치 제거부의 출력신호를 반전하여 출력하는 인버터로 구성하여 된 것을 특징으로 한다.The input buffer circuit of the present invention for achieving the above object receives a clock including a glitch signal, removes the glitch signal by using a capacitor, and blocks current flowing by a clock voltage of a higher level than a power supply voltage. An output glitch removal unit; And an inverter for inverting and outputting the output signal of the glitch removing unit.

상기 글리치 제거부의 구성은 일측이 클럭 입력단에 연결되고 타측이 전원전압에 연결된 커패시터와; 상기 커패시터와 병렬로 연결된 저항으로 구성한 것을 특징으로 한다.The glitch removing unit includes a capacitor having one side connected to a clock input terminal and the other side connected to a power supply voltage; Characterized in that composed of a resistor connected in parallel with the capacitor.

이하, 본 고안에 따른 일실시예에 대한 동작과 작용효과를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.Hereinafter, with reference to the accompanying drawings, the operation and effect of an embodiment of the present invention will be described in detail.

도 3은 본 고안 입력버퍼의 구성을 보인 회로도로서, 이에 도시한 바와 같이 글리치 신호를 포함한 클럭을 입력받아 커패시터(C1)를 사용하여 상기 글리치 신호를 제거함과 아울러 전원전압(VCC)보다 높은 레벨의 클럭 전압에 의해 흐르는 전류를 차단하여 출력하는 글리치 제거부(100)와; 상기 글리치 제거부(100)의 출력신호를 반전하여 출력하는 인버터(20)로 구성하며, 상기 글리치 제거부(100)는 일측이 전원전압(VCC)에 연결된 커패시터(C1)의 타측을 클럭 입력단(CLK)에 연결하고, 일측이 상기 클럭 입력단(CLK)과 커패시터(C1)의 접점에 연결된 저항(R1)을 타측을 상기 인버터(20)의 입력단에 연결하여 구성하며, 이와 같이 구성한 본 고안에 따른 일실시예의 동작과정은 첨부한 도 4의 입출력 파형도를 참조하여 상세히 설명하면 다음과 같다.3 is a circuit diagram illustrating an input buffer of the present invention, and as shown therein, a clock including a glitch signal is input to remove the glitch signal using a capacitor C1 and a higher level than the power supply voltage VCC. A glitch removal unit 100 for blocking and outputting a current flowing by the clock voltage; And an inverter 20 for inverting and outputting the output signal of the glitch removing unit 100, wherein the glitch removing unit 100 has a clock input terminal having the other side of the capacitor C1 connected to the power supply voltage VCC. CLK), and one side of the resistor R1 connected to the contact point of the clock input terminal CLK and the capacitor C1 is configured by connecting the other side to the input terminal of the inverter 20, according to the present invention Operation of an embodiment will be described in detail with reference to the input / output waveform diagram of FIG. 4 as follows.

우선, 도 2(a)의 구간 (가)와 같이 클럭의 전압레벨이 저전위일 경우, 입력되는 클럭의 전압레벨이 전원전압(VCC)보다 낮기 때문에 도 4(b)와 같이 커패시터(C1)를 통해 흐르는 전류(I)는 존재하지 않는다.First, when the voltage level of the clock is low potential as shown in the section (a) of FIG. 2A, since the voltage level of the input clock is lower than the power supply voltage VCC, the capacitor C1 as shown in FIG. There is no current I flowing through it.

따라서, 인버터(20)는 상기 저전위의 클럭의 레벨을 반전시켜 고전위의 출력시킨다.Therefore, the inverter 20 inverts the level of the clock of the low potential to output the high potential.

그리고, 도 4(a)의 구간 (나)와 같이 글리치 신호를 가진 클럭의 전압레벨이 전원전압(VCC) 레벨보다 높을 경우, 상기 커패시터(C1)는 도 4(b)와 같이 입력되는 클럭의 글리치 신호를 갖는 구간에서만 전류(I)를 통과시키고 다른 부분에서는 전류(I)를 통과시키지 않는다.When the voltage level of the clock having the glitch signal is higher than the power supply voltage VCC level as shown in the section (b) of FIG. 4 (a), the capacitor C1 is connected to the clock input as shown in FIG. 4 (b). The current I is passed only in the section having the glitch signal, and the current I is not passed at other portions.

따라서, 상기 인버터(30)는 입력되는 클럭의 전압 레벨을 반전시켜 저전위를 출력한다.Therefore, the inverter 30 outputs a low potential by reversing the voltage level of the input clock.

그 후, 도 4(a)의 구간 (다)와 같이 클럭의 전압레벨이 저전위가 되고 글리치 성분을 포함하고 있다면, 상기 글리치신호가 존재하는 구간동안 그 글리치 신호에 의해 역방향으로 높은 전압이 걸리므로 순간적으로 도 4(b)와 같이 역방향 전류(I)가 상기 커패시터(C1)를 통해 흐른다.After that, if the voltage level of the clock becomes low potential and includes a glitch component as shown in the section (a) of FIG. 4 (a), a high voltage is applied in the reverse direction by the glitch signal during the period in which the glitch signal is present. As shown in FIG. 4B, a reverse current I flows through the capacitor C1.

상기에서 상세히 설명한 바와 같이, 본 고안은 커패시터를 사용하여 전원전압 레벨보다 높은 클럭의 전압에 의해 흐르는 전류를 차단함으로써, 전원전압 레벨의 변동에 의한 회로의 소손이나 오동작을 방지하여 신뢰도를 향상시키는 효과가 있다.As described in detail above, the present invention uses a capacitor to cut off the current flowing by the voltage of the clock higher than the power supply voltage level, thereby preventing the burnout or malfunction of the circuit caused by the change in the power supply voltage level, thereby improving reliability. There is.

Claims

A glitch removal unit which receives a clock including a glitch signal, removes the glitch signal using a capacitor, and blocks and outputs a current flowing by a clock voltage having a level higher than a power supply voltage; And an inverter for inverting and outputting the output signal of the glitch removing unit.

2. The apparatus of claim 1, wherein the glitch removing unit comprises: a capacitor having one side connected to a clock input terminal and the other side connected to a power supply voltage; Input buffer circuit, characterized in that consisting of a resistor connected in parallel with the capacitor.