KR19990040493A - Semiconductor memory device having mode setting circuit - Google Patents

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Abstract

본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 모드 설정 회로를 갖는 반도체 메모리 장치에 관한 것으로서, 모드 설정 회로는 전원전압 공급하는 전원 공급부와; 상기 공급 전압을 전달하는 퓨즈와; 상기 퓨즈가 접속되는 제 1 노드와; 퓨즈가 상기 제 1 노드에 접속될 때, 제 1 노드를 하이레벨로 유지하고 퓨즈 절단시 로우레벨을 유지하는 제 1 래치부와; 퓨즈 절단시 상기 제 1 래치부와 함께 제 1 노드를 로우레벨로 유지하기 위한 제 2 래치부와; 상기 제 1 래치부의 출력을 입력으로 하여 모드 설정 신호를 출력하기 위한 구동부를 포함한다.The present invention relates to a semiconductor memory device, and more particularly, to a semiconductor memory device having a mode setting circuit, the mode setting circuit comprising: a power supply unit for supplying a power voltage; A fuse transferring the supply voltage; A first node to which the fuse is connected; A first latch portion for holding the first node at a high level when the fuse is connected to the first node and at a low level when the fuse is disconnected; A second latch unit for holding a first node at a low level together with the first latch unit when a fuse is cut; And a driving unit for outputting a mode setting signal by inputting the output of the first latch unit.

Description

모드 설정 회로를 갖는 반도체 메모리 장치(semiconductor memory device having mode setting circuit)Semiconductor memory device having mode setting circuit

본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 특히 다기능 모드를 편리하게 선택하여 사용할 수 있는 반도체 메모리 장치의 모드 설정 회로에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly, to a mode setting circuit of a semiconductor memory device which can conveniently select and use a multifunction mode.

반도체 메모리가 점차 고집적, 저 전력화, 다기능화되어 가면서, 시스템 사용자들의 요구도 다양해지고 있다. 이러한 요구에 대응하기 위해서는 각각의 장치마다 각기 다른 모드로 동작하는 장치를 만들어야 하는데, 이는 생산성 및 재고 관리에 어려움을 초래한다. 이와 같은 어려움을 해결하기 위해 통상 한 모드로 생산한 뒤 간단한 작업에 의해 여러 가지 모드로 전환이 가능하도록 설계한 다음, 패키지 조립 바로 전 공정에서 원하는 모드로 전환시킨다. 이러한 모드 선택 방법에는 반도체 제조 공정 중에 서로 다른 마스크를 사용하는 방법(Metal option)과 퓨즈 절단(fuse cutting) 방법이 있다.As semiconductor memory becomes increasingly integrated, low power, and multifunctional, the demands of system users are diversified. To meet these demands, devices must be created that operate in different modes for each device, which leads to difficulties in productivity and inventory management. In order to solve this difficulty, it is usually designed in one mode, and then designed to be switched to various modes by a simple operation. Such a mode selection method includes a method of using different masks during the semiconductor manufacturing process (Metal option) and a fuse cutting method.

도 1은 모드 설정 회로의 구성을 보여주는 도면으로서, 이는 퓨즈 절단에 의한 모드를 설정하는 회로이다. 특정 모드로 진입하기 위해서는 퓨즈를 그대로 유지하던가 아니면 퓨즈 절단(fuse cutting)을 통해야 가능하다. 도 1을 참조하면, 퓨즈가 절단되지 않은 상태에서 하이레벨의 모드 동작 신호(RS)가 인가되면 제 1 노드(N1)는 접지 전압 레벨로 디스챠지되어 래치 회로의 제 2 노드(N2)는 1이 되어 NM3을 턴온시킨다. 그로 인해 제 1 노드(N1)는 점점더 접지 전압 레벨로 유지되지만 일정 시간이 지나고 나면 PM1로부터 공급되는 전류가 NM3을 통해 접지로 빠져나가는 전류의 양보다 많아지기 때문에 제 1 노드(N1)는 하이레벨로 천이 되고, 하이레벨의 모드 설정 신호(EDO)가 출력된다. 이와 반대로, 퓨즈가 절단되면 제 1 노드(N1)는 로우레벨을 항상 유지하여 로우 레벨의 모드 설정 신호가 출력된다.1 is a diagram showing the configuration of a mode setting circuit, which is a circuit for setting a mode by cutting a fuse. To enter a specific mode, you can either keep the fuse in place or use fuse cutting. Referring to FIG. 1, when the high mode operation signal RS is applied while the fuse is not blown, the first node N1 is discharged to the ground voltage level, so that the second node N2 of the latch circuit is 1. This turns NM3 on. As a result, the first node N1 is gradually maintained at the ground voltage level, but after a certain time, the first node N1 becomes high because the current supplied from PM1 is greater than the amount of current flowing out to ground through NM3. The transition to the level is performed, and the high level mode setting signal EDO is output. On the contrary, when the fuse is blown, the first node N1 always maintains the low level so that the low level mode setting signal is output.

도 2는 모드 설정 회로의 동작 타이밍 도로서, 다음과 같은 문제점이 발생하게 된다.2 is an operation timing diagram of a mode setting circuit, and the following problem occurs.

상기와 같은 퓨즈 절단 방법을 통해 모드를 설정할 경우 퓨즈가 완전히 절단되지 않았을 때는 PM1을 통해 제 1 노드(N1)로 전류가 흘러 PM1을 통해 공급되는 전류의 양과 NM3을 통해 빠져나가는 전류의 차에 의해서 모드 설정 신호의 레벨이 달라지게 된다. 그러므로 절단 정도에 따라 일정 시간이 지나고 나면 모드 설정 신호의 출력 오류가 발생되어 원치 않는 모드로 진입하게 되는 문제점이 발생하게 된다.When the mode is set through the fuse cutting method as described above, when the fuse is not completely blown, the current flows through the PM1 to the first node N1, and according to the difference between the amount of current supplied through the PM1 and the current flowing out through the NM3. The level of the mode setting signal is changed. Therefore, after a certain period of time depending on the degree of cutting, the output error of the mode setting signal is generated, causing a problem of entering an unwanted mode.

따라서, 본 발명의 목적은 퓨즈의 절단이 완전치 못한 경우에 원치 않는 모드로의 진입을 막기 위한 모드 설정 회로를 제공하는데 있다.Accordingly, it is an object of the present invention to provide a mode setting circuit for preventing entry into an undesired mode when the fuse is not cut completely.

도 1은 종래 기술에 따른 모드 설정 회로의 구성을 보여주는 회로도:1 is a circuit diagram showing the configuration of a mode setting circuit according to the prior art:

도 2는 종래 기술에 따른 모드 설정 회로의 동작 타이밍도:2 is an operation timing diagram of a mode setting circuit according to the prior art:

도 3은 본 발명의 실시예에 따른 모드 설정 회로의 구성을 보여주는 회로도:3 is a circuit diagram showing a configuration of a mode setting circuit according to an embodiment of the present invention:

도 4는 본 발명의 실시예예 따른 모드 설정 회로의 동작 타이밍도:4 is an operation timing diagram of a mode setting circuit according to an embodiment of the present invention:

*도면의 주요부분에 대한 부호 설명* Explanation of symbols on main parts of the drawings

10 : 전원 공급부 20 : 제 1 래치부10: power supply unit 20: first latch unit

30 : 제 2 래치부 40 : 구동부30: second latch portion 40: driving portion

(구성)(Configuration)

상술한 바와 같은 목적을 달성하기 위한 일 특징에 의하면, 반도체 메모리 장치의 모드를 설정하기 위한 회로에 있어서, 전원전압 공급하는 전원 공급부와; 상기 전원 공급부와 접속되어 상기 공급 전압을 전달하는 퓨즈와; 상기 퓨즈가 접속되는 제 1 노드와; 퓨즈가 상기 제 1 노드에 접속될 때, 제 1 노드를 하이레벨로 유지하고 퓨즈 절단시 로우레벨로 유지하는 제 1 래치부와; 퓨즈 절단시 상기 제 1 래치부와 함께 제 1 노드를 로우레벨로 유지하기 위한 제 2 래치부와; 상기 제 1 래치부의 출력을 입력으로 하여 모드 설정 신호를 출력하기 위한 구동부를 포함한다.According to one aspect for achieving the above object, a circuit for setting a mode of a semiconductor memory device, comprising: a power supply unit for supplying a power voltage; A fuse connected to the power supply to transfer the supply voltage; A first node to which the fuse is connected; A first latch portion for holding the first node at a high level when the fuse is connected to the first node and at a low level when the fuse is disconnected; A second latch unit for holding a first node at a low level together with the first latch unit when a fuse is cut; And a driving unit for outputting a mode setting signal by inputting the output of the first latch unit.

바람직한 실시예에 있어서, 상기 제 2 래치부는 일입력단에 모드 동작 신호가 인가되고, 이입력단이 상기 제 1 노드에 연결되는 논리 게이트와; 게이트가 상기 논리 게이트의 출력단에 접속되고, 채널이 상기 제 1 노드와 접지 사이에 직렬로 형성되는 MOS 트랜지스터들을 포함한다.In an exemplary embodiment, the second latch unit may include a logic gate to which a mode operation signal is applied to one input terminal, and the input terminal is connected to the first node; A gate is connected to the output of the logic gate and the channel includes MOS transistors formed in series between the first node and ground.

바람직한 실시예에 있어서, 상기 제 2 래치부는 퓨즈 절단 후, 논리 게이트가 항상 하이레벨을 유지할 때 상기 제 1 노드를 로우 레벨로 유지한다.In a preferred embodiment, the second latch portion maintains the first node at a low level when the logic gate is always at a high level after fuse blow.

바람직한 실시예에 있어서, 상기 모드 동작 신호는 로우레벨로 활성화되는 오토 펄스이다.In a preferred embodiment, the mode operation signal is an auto pulse that is activated to a low level.

바람직한 실시예에 있어서, 상기 제 1 래치부는 상기 제 2 래치부와 함께 제 1 노드에 입력단이 공통으로 접속된다.In a preferred embodiment, the first latch portion is commonly connected to an input terminal of the first node together with the second latch portion.

바람직한 실시예에 있어서, 상기 구동부는 퓨즈 절단 후 로우레벨을 유지한다.In a preferred embodiment, the drive unit maintains a low level after fuse cutting.

(실시예)(Example)

이하 본 발명의 실시예에 따른 참조도면 도 3 및 도 4에 의거하여 설명하면 다음과 같다.Hereinafter, a reference drawing according to an embodiment of the present invention will be described with reference to FIGS. 3 and 4.

도 3을 참조하면, 퓨즈가 불안전하게 절단되어도 낸드 게이트가 항상 하이레벨의 출력을 가짐에 따라 원치 않는 모드로의 진입을 막을 수 있다.Referring to FIG. 3, even when the fuse is unsafely disconnected, the NAND gate always has a high level output, thereby preventing entry into an unwanted mode.

도 3은 본 발명의 바람직한 실시예에 따른 모드 설정 회로의 구성을 보여주는 회로도이다.3 is a circuit diagram showing the configuration of a mode setting circuit according to a preferred embodiment of the present invention.

도 3을 참조하면, 모드 설정 회로는 모드 진입을 위한 전원(IVC)을 공급하는 전원 공급부(10), 퓨즈, 제 1 래치부(20), 퓨즈 절단시 제 1 래치부(20)의 입력을 접지 전압 레벨로 유지하기 위한 제 2 래치부(30), 그리고 모드 설정 신호(EDO)를 출력하기 위한 구동부(40)를 포함한다.Referring to FIG. 3, the mode setting circuit receives an input of a power supply unit 10, a fuse, a first latch unit 20, and a first latch unit 20 when a fuse is disconnected to supply power IVC for entering a mode. A second latch unit 30 for maintaining at the ground voltage level, and a driver 40 for outputting the mode setting signal EDO.

상기 전원 공급부(10)는 접지되는 게이트와 전원전압(IVC)이 인가되는 소오스와 퓨즈의 일단에 접속되는 드레인을 갖는 PMOS 트랜지스터(PM1)로 구성되고, 제 1 래치부(20)는 입력단이 퓨즈의 타단인 제 1 노드(N1)에 접속되는 제 1 인버터(I1)와 게이트가 상기 인버터(I1)의 출력단인 제 2 노드(N2)에 접속되고 드레인은 상기 제 1 노드(N2)에, 그리고 소오스는 접지되는 NMOS 트랜지스터(NM1)를 구비한다. 그리고 제 2 래치부(30)는 일입력단에 모드 동작 신호 가 인가되고, 타입력단이 상기 제 1 노드(N1)에 접속되는 낸드 게이트와 게이트가 상기 낸드 게이트(ND1)의 출력단에 접속되고 제 1 노드(ND1)와 접지사이에 채널이 직렬로 형성되는 NMOS 트랜지스터들(NM2, NM3)로 구성된다. 마지막으로 구동부(40)는 상기 제 1 인버터(I1)와 직렬로 접속되는 제 2 인버터(I2)를 포함한다.The power supply unit 10 includes a PMOS transistor PM1 having a gate connected to a ground, a source to which a power supply voltage IVC is applied, and a drain connected to one end of the fuse, and the first latch unit 20 has an input terminal having a fuse. A first inverter I1 and a gate connected to a first node N1, the other end of which is connected to a second node N2, which is an output terminal of the inverter I1, and a drain to the first node N2, and The source has an NMOS transistor NM1 that is grounded. The second latch unit 30 has a mode operation signal at one input terminal. Is applied, a NMOS gate having a type force terminal connected to the first node N1 and a gate connected to an output terminal of the NAND gate ND1, and a channel formed in series between the first node ND1 and ground. It is composed of transistors NM2 and NM3. Finally, the driving unit 40 includes a second inverter I2 connected in series with the first inverter I1.

상술한 바와 같은 구성을 갖는 모드 설정 회로의 동작을 도 3을 참조하여 설명하면 다음과 같다.The operation of the mode setting circuit having the above-described configuration will be described with reference to FIG. 3 as follows.

도 3을 참조하면, 로우레벨로 활성화되는 오토 펄스인 모드 동작 신호 로 인해 NM2, NM3을 통해서 제 1 노드(N1)는 접지 전압 레벨로 디스챠지된다. 퓨즈가 절단되지 않았을 경우에 제 1 래치부(20)의 제 1 노드(N1)는 로우레벨을 유지하고, 일정 시간이 지나고 나면 전원 공급부(10)의 PM1이 계속적으로 전류를 흘려 보내고 있어 NM1을 통해 빠져나가는 전류의 양보다 많아진다. 그러므로 제 1 노드(N1)는 하이레벨을 유지하게 되고, 하이레벨의 모드 설정 신호가 출력된다. 앞서 설명한 바와 같이 퓨즈가 절단되지 않은 상태에서의 동작은 도 1의 그것과 동일함을 알 수 있다.Referring to FIG. 3, an auto pulse-in mode operation signal activated to a low level Therefore, the first node N1 is discharged to the ground voltage level through NM2 and NM3. When the fuse is not blown, the first node N1 of the first latch unit 20 maintains a low level. After a predetermined time, PM1 of the power supply unit 10 continuously transmits a current. More than the amount of current going through. Therefore, the first node N1 maintains the high level, and the mode setting signal of the high level is output. As described above, it can be seen that the operation in the state where the fuse is not cut is the same as that of FIG. 1.

계속해서, 퓨즈가 절단되어 있다면 초기에 제 1 노드(N1)는 로우레벨을 유지하게 되는데, 이는 로우레벨로 활성화되는 모드 동작 신호로 인가될 때 NM2, NM3이 턴온됨에 따라 이루어진다. 상기와 같이 제 1 노드(N1)가 로우레벨이 되면 이에 게이트가 접속되는 낸드 게이트는 항상 하이레벨의 신호를 출력하여 제 1 노드(N1)를 로우레벨로 유지시킨다. 그리고 제 1 래치부(20)의 제 2 노드(N2)는 제 1 인버터(I1)를 거쳐 하이레벨이 되고 NM3이 턴온되어 제 1 노드(N1)를 더욱 접지 전압 레벨로 디스챠지시킨다. 그리고 종래 문제시 되었던 퓨즈가 완전히 절단되지 않는 경우에 PM1을 통해 전류가 제 1 노드(N1)로 흘러 들어와도 이에 입력단이 접속되는 낸드 게이트가 항상 하이레벨의 신호를 NM2, NM3의 게이트로 전달하기 때문에 제 1 노드(N1)가 하이레벨로 천이되는 것을 막을 수 있다. 다시 말해서, 퓨즈 절단시 PM1을 통해 공급되는 전류의 양보다 NM1, NM2, NM3으로 빠져 나가는 전류의 양이 월등히 많아 제 1 노드(N1)는 항상 로우레벨을 유지하게 된다.Subsequently, if the fuse is blown, the first node N1 initially maintains a low level, which is achieved when the NM2 and NM3 are turned on when applied as a mode operation signal activated to the low level. As described above, when the first node N1 is at the low level, the NAND gate connected to the gate always outputs a high level signal to maintain the first node N1 at the low level. The second node N2 of the first latch unit 20 becomes high through the first inverter I1 and NM3 is turned on to discharge the first node N1 to the ground voltage level. In the case where the fuse, which is a conventional problem, is not completely disconnected, even though current flows through the first node N1 through the PM1, the NAND gate connected to the input terminal always transmits a high level signal to the gates of the NM2 and NM3. It is possible to prevent the first node N1 from transitioning to a high level. In other words, when the fuse is blown, the amount of current flowing out to NM1, NM2, and NM3 is much higher than the amount of current supplied through PM1, so that the first node N1 always maintains a low level.

도 4는 모드 설정 회로의 동작 타이밍도이다.4 is an operation timing diagram of the mode setting circuit.

도 4를 참조하면, 로우레벨의 모드 동작 신호 가 인가될 때 제 1 노드(N1)는 서서히 로우레벨로 떨어지고 이로 인해 NM1, NM2, NM3이 턴온되어 제 1 래치부(20)의 제 1 노드(N1)는 완전히 로우레벨을 유지하게 된다. 그러므로 구동부(40)로부터는 제 2 인버터(I2)를 거친 로우레벨의 모드 설정 신호가 발생하고 있음을 알 수 있다. 아울러 퓨즈가 불완전하게 절단되어도 전원 공급부(10)로부터 전류가 제 1 노드(N1)로 공급되어도 이로 인한 모드 설정 신호(EDO)가 원치 않는 레벨로 천이하는 것을 막을 수 있다. 그러므로 모드 퓨즈의 불안한 동작으로 인한 메모리 디바이스의 오동작을 방지할 수 있다.Referring to FIG. 4, a low level mode operation signal When is applied, the first node N1 gradually falls to a low level, which causes NM1, NM2, and NM3 to be turned on so that the first node N1 of the first latch unit 20 remains completely low. Therefore, it can be seen that the low level mode setting signal generated through the second inverter I2 is generated from the driver 40. In addition, even when the fuse is incompletely cut, even when a current is supplied from the power supply unit 10 to the first node N1, the mode setting signal EDO may be prevented from transitioning to an undesired level. Therefore, a malfunction of the memory device due to the unstable operation of the mode fuse can be prevented.

이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.In the above, the configuration and operation of the circuit according to the present invention are shown in accordance with the above description and drawings, but this is merely described, for example, and various changes and modifications are possible without departing from the spirit of the present invention. .

따라서, 본 발명은 퓨즈 절단에 의한 모드 설정시 불안한 퓨즈 절단으로 인해 반도체 메모리 장치가 원치 않는 모드로 진입하는 것을 막을 수 있는 효과가 있다.Therefore, the present invention has an effect of preventing the semiconductor memory device from entering an undesired mode due to an unstable fuse cutting when the mode is set by the fuse cutting.

Claims (6)

반도체 메모리 장치의 모드를 설정하기 위한 회로에 있어서,In a circuit for setting a mode of a semiconductor memory device, 전원전압 공급하는 전원 공급 수단과;Power supply means for supplying a power voltage; 상기 전원 공급 수단과 연결되고, 상기 공급 전압을 전달하는 퓨즈와;A fuse connected to the power supply means and transferring the supply voltage; 상기 퓨즈가 접속되는 제 1 노드와;A first node to which the fuse is connected; 퓨즈가 상기 제 1 노드에 접속될 때, 제 1 노드를 하이레벨로 유지하고 퓨즈 절단시 로우레벨로 유지하는 제 1 래치 수단과;First latch means for maintaining a first node high level when the fuse is connected to the first node and at a low level upon fuse disconnection; 퓨즈 절단시 상기 제 1 래치 수단과 함께 제 1 노드를 로우레벨로 유지하기 위한 제 2 래치 수단과;Second latch means for maintaining a first node at a low level with the first latch means when a fuse is blown; 상기 제 1 래치 수단의 출력을 입력으로 하여 모드 설정 신호를 출력하기 위한 구동 수단을 포함하는 모드 설정 회로.And driving means for outputting a mode setting signal by inputting the output of the first latching means. 제 1 항에 있어서,The method of claim 1, 상기 제 2 래치 수단은The second latch means 일입력단에 모드 동작 신호가 인가되고, 이입력단이 상기 제 1 노드에 연결되는 논리 게이트와;A logic gate to which a mode operation signal is applied at one input, the input being connected to the first node; 게이트가 상기 논리 게이트의 출력단에 접속되고, 채널이 상기 제 1 노드와 접지 사이에 직렬로 형성되는 MOS 트랜지스터들을 포함하는 모드 설정 회로.And a MOS transistor having a gate connected to an output terminal of the logic gate and a channel formed in series between the first node and ground. 제 2 항에 있어서,The method of claim 2, 상기 제 2 래치 수단은The second latch means 퓨즈 절단 후, 논리 게이트가 항상 하이레벨을 유지할 때, 상기 제 1 노드를 로우 레벨로 유지하는 모드 설정 회로.And a mode setting circuit for maintaining the first node at a low level when the logic gate is always at a high level after fuse disconnection. 제 2 항에 있어서,The method of claim 2, 상기 모드 동작 신호는 로우레벨로 활성화되는 오토 펄스인 모드 설정 회로.And the mode operation signal is an auto pulse activated to a low level. 제 1 항에 있어서,The method of claim 1, 상기 제 1 래치 수단은 상기 제 2 래치 수단과 함께 제 1 노드에 입력단이 공통으로 접속되는 모드 설정 회로.And the first latching means has an input terminal commonly connected to the first node together with the second latching means. 제 1 항에 있어서,The method of claim 1, 상기 구동 수단은 퓨즈 절단 후, 로우레벨을 유지하는 모드 설정 회로.And the driving means maintains a low level after the fuse is cut.
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