KR100513393B1 - Internal power supply voltage generation circuit of semiconductor memory device - Google Patents

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KR100513393B1 KR10-1998-0023109A KR19980023109A KR100513393B1 KR 100513393 B1 KR100513393 B1 KR 100513393B1 KR 19980023109 A KR19980023109 A KR 19980023109A KR 100513393 B1 KR100513393 B1 KR 100513393B1
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Abstract

본 발명은 반도체 메모리 장치의 내부 전원전압 발생회로를 공개한다. 그 회로는 대기 모드와 동작 모드시에 기준전압과 출력 내부 전원전압을 비교하여 출력 내부 전원전압이 기준전압보다 낮을 경우에 출력 내부 전원전압 발생단자로 전류를 공급하기 위한 대기 모드 내부 전원전압 발생회로, 동작 모드시에 제어신호에 응답하여 인에이블되고 기준전압과 출력 내부 전원전압을 비교하여 출력 내부 전원전압이 기준전압보다 낮을 경우에 출력 내부 전원전압 발생단자로 전류를 공급하기 위한 동작 모드 내부 전원전압 발생회로, 및 제어신호가 하강 천이시에 동작 모드 내부 전원전압 발생회로의 응답 지연시간을 보상하기 위한 제1기간의 펄스폭을 가지는 펄스를 발생하여 동작 모드 내부 전원전압 발생회로의 동작을 디스에이블하고, 제어신호가 상승 천이시에 동작 모드 내부 전원전압 발생수단의 응답 지연시간을 보상하기 위한 제2기간의 펄스폭을 가진 펄스를 발생하며 동작 모드 내부 전원전압 발생수단의 동작을 인에이블하는 제어회로로 구성되어 있다. 따라서, 내부 전원전압 신호에서 발생할 수 있는 오버슈트와 언더슈트를 제거하여 칩이 정상적으로 동작하게 하여, 신뢰성을 향상시킬 수 있다.The present invention discloses an internal power supply voltage generation circuit of a semiconductor memory device. The circuit compares the reference voltage and the output internal power supply voltage in the standby mode and the operation mode, and supplies the current to the output internal power supply voltage generation terminal when the output internal power supply voltage is lower than the reference voltage. In operation mode, it is enabled in response to a control signal and compares the reference voltage with the output internal power supply voltage and supplies current to the output internal power supply voltage generation terminal when the output internal power supply voltage is lower than the reference voltage. A pulse having a pulse width of a first period for compensating for the response delay time of the operation mode internal power supply voltage generator circuit is generated when the voltage generation circuit and the control signal fall, and display the operation of the operation mode internal power supply voltage generator circuit. Enable the response delay time of the operation mode internal power supply voltage generation means when the control signal rises. The control consists of a circuit for generating a pulse having a pulse width of the second period and enables the operations of the operation mode the internal supply-voltage generation means for. Therefore, the overshoot and undershoot, which may occur in the internal power supply voltage signal, may be removed to allow the chip to operate normally, thereby improving reliability.

Description

반도체 메모리 장치의 내부 전원전압 발생회로Internal power supply voltage generation circuit of semiconductor memory device

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 내부 전원전압 발생회로에 관한 것이다The present invention relates to a semiconductor memory device, and more particularly, to an internal power supply voltage generation circuit of a semiconductor memory device.

반도체 메모리 장치에 있어서, 내부 전원전압 발생회로는 전원 표준화, 칩 축소에 의한 저 비용화, 전지구동의 실현, 칩의 고성능 설계 등의 점에서 필수적인 기술로서 여겨지고 있다. 전원 표준화와 칩 축소에 의한 저 비용화에 따른 내부 전원전압 발생회로의 필요성의 의미는 칩의 고집적화로 인해 소자의 내압이 감소함으로써 표준화된 전압을 소자의 내압에 알맞게 강압하여 내부전원으로 소자를 동작시킨다는 것이다. 전지 구동으로 인한 내부 전원전압 발생회로의 요구는 다음과 같다. 대규모 집적회로(LSI; large scale integrated circuit)가 저전압, 저전력화하면서 전지로도 구동할 수 있으리라는 것을 예상할 수 있다. 그러나, 전지는 시간이 지나면 전압 저하가 일어나기 때문에 해당 대규모 집적회로는 넓은 전원전압 마아진(margin)이 요구된다. 이때, 고전압에서는 소자의 내압 부족으로 인한 신뢰성 저하가 일어나기 쉬우므로 이것을 방지하기 위해 내부 전원전압 발생회로를 사용하여 고전압이 대규모 집적회로에 인가되는 것을 제한할 수 있다.In a semiconductor memory device, an internal power supply voltage generation circuit is considered as an essential technology in terms of power supply standardization, cost reduction by chip reduction, realization of battery driving, and high performance design of chips. The necessity of the internal power supply voltage generation circuit due to the standardization of power supply and the low cost of chip reduction means that the internal voltage of the device decreases due to the high integration of the chip. Is to make it. The requirements of the internal power supply voltage generation circuit due to battery operation are as follows. It can be expected that a large scale integrated circuit (LSI) can be driven by a battery with low voltage and low power. However, since the battery degrades over time, such large integrated circuits require a wide supply voltage margin. In this case, since high reliability may easily cause a decrease in reliability due to insufficient breakdown voltage of the device, it may be limited to apply a high voltage to a large scale integrated circuit by using an internal power supply voltage generation circuit.

도1은 종래의 내부 전원전압 발생회로의 회로도로서, 전원전압(Vdd)이 인가되는 소스를 가진 PMOS트랜지스터(P1), 전원전압(Vdd)이 인가되는 소스와 PMOS트랜지스터(P1)의 게이트에 공통 연결된 게이트와 드레인을 가진 PMOS트랜지스터(P2), PMOS트랜지스터(P1)의 드레인에 연결된 드레인과 기준전압(VREF)이 인가되는 게이트를 가진 NMOS트랜지스터(N1), PMOS트랜지스터(P2)의 드레인에 연결된 드레인과 내부 전압(IVC)출력단자에 연결된 게이트와 NMOS트랜지스터(N1)의 소스에 연결된 소스를 가진 NMOS트랜지스터(N2), 및 NMOS트랜지스터(N1)의 소스에 연결된 드레인과 기준전압(VREF)이 인가되는 게이트와 접지전압에 연결된 소스를 가진 NMOS트랜지스터(N3)로 구성된 비교회로(10), 전원전압이 인가되는 소스와 비교회로(10)의 출력단자인 PMOS트랜지스터(P1)의 드레인에 연결된 게이트와 출력단자(IVC)에 연결된 드레인을 가진 PMOS트랜지스터(P3), 및 부하 전류(IL)로 이루어져 있다. 부하전류(IL)은 내부 전원전압 발생회로의 내부 전원전압 출력단자에 연결되는 부하를 통하여 흐르는 전류를 도식화한 것으로, 엄밀하게 말해서 내부 전원전압 발생회로 자체의 구성에 포함되는 것은 아니다.1 is a circuit diagram of a conventional internal power supply voltage generation circuit, which is common to a PMOS transistor P1 having a source to which a power supply voltage Vdd is applied, a source to which a power supply voltage Vdd is applied, and a gate of the PMOS transistor P1. PMOS transistor P2 having a gate and drain connected thereto, a drain connected to the drain of the PMOS transistor P1 and a NMOS transistor N1 having a gate to which the reference voltage VREF is applied, and a drain connected to the drain of the PMOS transistor P2. And an NMOS transistor N2 having a gate connected to the internal voltage (IVC) output terminal and a source connected to the source of the NMOS transistor N1, and a drain and a reference voltage VREF connected to the source of the NMOS transistor N1. A comparison circuit (10) consisting of an NMOS transistor (N3) having a gate and a source connected to a ground voltage, a source connected to the source of the power supply and the drain of the PMOS transistor (P1), the output terminal of the comparison circuit (10). And it consists of a PMOS transistor (P3), and the load current (IL) having a drain coupled to the output terminal (IVC). The load current IL is a diagram of a current flowing through a load connected to the internal power supply voltage output terminal of the internal power supply voltage generation circuit, and is not strictly included in the configuration of the internal power supply voltage generation circuit itself.

상기 구성의 동작을 설명하면 다음과 같다.The operation of the configuration is as follows.

비교회로(10)는 내부 전원전압(IVC)과 기준전압(VREF)을 비교하여 내부 전원전압(IVC)이 기준전압(VREF)보다 낮아지게 되면 비교 출력전압을 "로우"레벨로 하여 PMOS트랜지스터(P3)를 온하게 된다. 그러면, PMOS트랜지스터(P3)를 통한 전류통로가 생겨 내부 전원전압(IVC)은 증가하게 된다. 그리고, 내부 전원전압(IVC)이 상승을 하여 기준전압(VREF)보다 증가하게 되면 비교회로(10)는 출력전압을 "하이"레벨로 하여 PMOS트랜지스터(P3)를 오프하게 된다. 이와같은 동작을 반복적으로 수행함에 의해서 출력 내부 전원전압이 항상 기준전압(VREF) 레벨을 유지하도록 한다. NMOS트랜지스터(N3)는 정전류원으로서 사용되는데, 비교회로(10)를 동작시키기 위한 이상적인 정전류를 공급하기는 어렵다고 볼 수 있으므로 비교회로(10)의 성능은 최대가 되지 못한다.The comparison circuit 10 compares the internal power supply voltage IVC and the reference voltage VREF, and when the internal power supply voltage IVC becomes lower than the reference voltage VREF, the comparison output voltage is set to a "low" level, and the PMOS transistor ( P3) is turned on. Then, a current path through the PMOS transistor P3 is generated, thereby increasing the internal power supply voltage IVC. When the internal power supply voltage IVC rises to increase from the reference voltage VREF, the comparison circuit 10 turns off the PMOS transistor P3 with the output voltage at the "high" level. By repeatedly performing such an operation, the output internal power supply voltage always maintains the reference voltage level. The NMOS transistor N3 is used as a constant current source. Since it is difficult to supply an ideal constant current for operating the comparison circuit 10, the performance of the comparison circuit 10 is not maximized.

그리고, 내부 전원전압 발생회로의 출력단에 접속된 부하에 의해 접지전압으로 과도 전류가 흐르게 되면 PMOS트랜지스터(P3)가 어느 정도의 임피이던스(impedance)를 가지면서 동작을 할 것이므로 내부 전원전압은 낮아지게 된다. 그런데, 부하전류가 발생하자 곧바로 전류를 공급할 수 있는 내부 전원전압 발생회로는 존재하지 않는다고 볼 수 있다. 즉, 내부 전원전압 발생회로의 궤환 루프에는 일정한 RC지연 시간 상수가 존재하기 마련이고, 또한, 비교회로(10)가 반응하여 PMOS트랜지스터(P3)를 제어하는 응답시간이 필요하기 때문이다.When the transient current flows to the ground voltage by the load connected to the output terminal of the internal power supply voltage generation circuit, the internal power supply voltage is lowered because the PMOS transistor P3 will operate with a certain impedance. . However, it can be said that there is no internal power supply voltage generation circuit capable of supplying current immediately after the load current is generated. In other words, a constant RC delay time constant is present in the feedback loop of the internal power supply voltage generation circuit, and a response time for the comparison circuit 10 to react to control the PMOS transistor P3 is required.

그러나, 내부 전원전압 발생단자에는 큰 캐패시터가 존재하기 때문에 내부 전원전압이 급격히 변화하지 않게 되고, 따라서, PMOS트랜지스터(P3)를 제어할 수 있는 시간적 여유가 어느 정도 존재하게 된다. 내부 전원전압(IVC)이 기준전압(VREF)보다 낮아지기 시작하면 PMOS트랜지스터(P3)의 게이트로 인가되는 전압이 낮아지게 되어 PMOS트랜지스터(P3)는 온되고, 따라서 부하에는 내부 전원전압(IVC)으로부터 전류가 공급되어 진다. 이때, 내부 전원전압(IVC)이 기준전압(VREF)이상으로 충전되면 PMOS트랜지스터(P3)로 인가되는 전압이 상승하여 PMOS트랜지스터(P3)가 오프된다. 이와같은 방법으로 부하 변동에 대하여 내부 전원전압(IVC)을 발생하여 일정한 내부 전원전압을 유지하게 된다.However, since a large capacitor exists in the internal power supply voltage generation terminal, the internal power supply voltage does not change rapidly, and therefore, there is a certain amount of time for controlling the PMOS transistor P3. When the internal power supply voltage IVC starts to be lower than the reference voltage VREF, the voltage applied to the gate of the PMOS transistor P3 is lowered so that the PMOS transistor P3 is turned on, so that the load is supplied from the internal power supply voltage IVC. Current is supplied. At this time, when the internal power supply voltage IVC is charged above the reference voltage VREF, the voltage applied to the PMOS transistor P3 increases to turn off the PMOS transistor P3. In this way, an internal power supply voltage IVC is generated in response to the load variation, thereby maintaining a constant internal power supply voltage.

그런데, 실제 칩에서는 칩이 동작하는 동작 모드와 칩이 동작을 멈추고 대기하는 대기 모드가 존재하게 된다. 그래서, 동작 모드에서는 많은 전류를 필요로 하고, 반면에 대기 모드에서는 동작 모드시의 전류보다 훨씬 적은 전류를 필요로 한다. 그래서, 대기 모드시에 내부 전원전압 발생회로를 계속해서 동작시키는 것은 내부 전원전압 발생회로 자체의 전류로 인하여 대기 시간 전류 소모의 증가를 가져옴으로써 칩의 전류 규격을 충족시키지 못하게 된다.However, in the actual chip, there is an operation mode in which the chip operates and a standby mode in which the chip stops operating. Thus, in operating mode, much current is required, while in standby mode, much less current is required than in operating mode. Therefore, the continuous operation of the internal power supply voltage generation circuit in the standby mode causes an increase in standby current consumption due to the current of the internal power supply voltage generation circuit itself, thereby failing to meet the chip current specification.

따라서, 내부 전원전압 발생회로는 동작 모드 내부 전원전압 발생회로와 대기 모드 내부 전원전압 발생회로의 두가지를 구비하여야 하고, 동작 모드시에는 동작 모드 내부 전원전압 발생회로와 대기 모드 내부 전원전압 발생회로가 모두 동작되도록 하고, 대기 모드시에는 대기 모드 전원전압 발생회로만이 동작되도록 한다.Therefore, the internal power supply voltage generation circuit must include two modes of operation mode internal power supply voltage generation circuit and standby mode internal power supply voltage generation circuit, and in operation mode, the operation mode internal power supply voltage generation circuit and the standby mode internal power supply voltage generation circuit are provided. All of them are operated, and in the standby mode, only the standby mode power supply voltage generation circuit is operated.

그런데, 종래의 반도체 메모리 장치의 내부 전원전압 발생회로는 동작 모드시에 동작 모드 내부 전원전압 발생회로를 인에이블하고, 대기 모드시에 동작 모드 내부 전원전압 발생회로를 디스에이블하는 제어신호가 "하이"레벨에서 "로우"레벨로 천이할 때와 "로우"레벨에서 "하이"레벨로 천이할 때 오버슈트와 언더슈트 현상이 발생하여 칩의 정상 동작을 지연시키는 문제점이 있었다. However, the internal power supply voltage generation circuit of the conventional semiconductor memory device enables the operation mode internal power supply voltage generation circuit in the operation mode, and the control signal for disabling the operation mode internal power supply voltage generation circuit in the standby mode is " high. There was a problem of delaying the normal operation of the chip due to the overshoot and undershoot when the transition from the "level" to the "low" level and the "low" level to the "high" level.

본 발명의 목적은 칩의 대기 모드에서 동작 모드로 천이시나 동작 모드에서 대기 모드로 천이시에 내부 전원전압 레벨의 오버슈트나 언더슈트 현상을 방지할 수 있는 반도체 메모리 장치의 내부 전원전압 발생회로를 제공하는데 있다.An object of the present invention is to provide an internal power supply voltage generation circuit of a semiconductor memory device capable of preventing overshoot and undershoot of an internal power supply voltage level during a transition from a standby mode to an operation mode or a transition from an operation mode to a standby mode. To provide.

이와같은 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 내부 전원전압 발생회로는 대기 모드와 동작 모드시에 기준전압과 출력 내부 전원전압을 비교하여 출력 내부 전원전압이 기준전압보다 낮을 경우에 출력 내부 전원전압 발생단자로 전류를 공급하기 위한 대기 모드 내부 전원전압 발생수단, 동작 모드시에 제어신호에 응답하여 인에이블되고 상기 기준전압과 상기 출력 내부 전원전압을 비교하여 출력 내부 전원전압이 기준전압보다 낮을 경우에 상기 출력 내부 전원전압 발생단자로 전류를 공급하기 위한 동작 모드 내부 전원전압 발생수단, 및 상기 제어신호가 하강 천이시에 상기 동작 모드 내부 전원전압 발생수단의 응답 지연시간을 보상하기 위한 제1기간의 펄스폭을 가지는 펄스를 발생하여 상기 동작 모드 내부 전원전압 발생수단의 동작을 디스에이블하고, 상기 제어신호가 상승 천이시에 상기 동작 모드 내부 전원전압 발생수단의 응답 지연시간을 보상하기 위한 제2기간의 펄스폭을 가진 펄스를 발생하여 상기 동작 모드 내부 전원전압 발생수단의 동작을 인에이블하는 제어수단을 구비한 것을 특징으로 한다.In order to achieve the above object, the internal power supply voltage generation circuit of the semiconductor memory device of the present invention compares the reference voltage with the output internal power supply voltage in the standby mode and the operation mode, and outputs the internal power supply voltage when the output internal power supply voltage is lower than the reference voltage. Standby mode internal power supply voltage generating means for supplying current to the power supply voltage generating terminal, which is enabled in response to a control signal in an operation mode, and the output internal power supply voltage is greater than the reference voltage by comparing the reference voltage with the output internal power supply voltage. An operation mode internal power supply voltage generating means for supplying current to the output internal power supply voltage generating terminal when low, and a response delay time of the operation mode internal power supply voltage generating means when the control signal falls down; Number of occurrences of the internal power supply voltage in the operation mode by generating a pulse having a pulse width of one period Generating a pulse having a pulse width of a second period for disabling operation of the signal and compensating for the response delay time of the operation mode internal power supply voltage generating means when the control signal rises. And control means for enabling the operation of the means.

이하, 첨부된 도면을 참고로 하여 본 발명의 반도체 메모리 장치의 내부 전원전압 발생회로를 설명하기 전에 종래의 반도체 메모리 장치의 내부 전원전압 발생회로를 설명하면 다음과 같다.Hereinafter, an internal power supply voltage generation circuit of a conventional semiconductor memory device will be described with reference to the accompanying drawings before describing an internal power supply voltage generation circuit of a semiconductor memory device of the present invention.

도2는 종래의 반도체 메모리 장치에 적용되는 내부 전원전압 발생회로의 구성을 나타내는 것으로, 동작 모드 내부 전원전압 발생회로(30)의 제2입력단(1N2)과 대기 모드 내부 전원전압 발생회로(20)의 제2입력단(IN2)을 연결하여 구성되어 있다. 대기 모드 내부 전원전압 발생회로(20)는 제어신호(CS)에 관계없이 인에이블되고, 동작 모드 내부 전원전압 발생회로(30)는 NMOS트랜지스터(36)의 게이트로 인가되는 "하이"레벨의 제어신호(CS)에 응답하여 동작이 인에이블되도록 구성되어 있다.2 illustrates a configuration of an internal power supply voltage generation circuit applied to a conventional semiconductor memory device, and includes a second input terminal 1N2 of the operation mode internal power supply voltage generation circuit 30 and a standby mode internal power supply voltage generation circuit 20. Is connected to the second input terminal IN2. The standby mode internal power supply voltage generation circuit 20 is enabled regardless of the control signal CS, and the operation mode internal power supply voltage generation circuit 30 is controlled at the "high" level applied to the gate of the NMOS transistor 36. The operation is configured to be enabled in response to the signal CS.

대기 모드 내부 전원전압 발생회로(20)는 비교회로(22)와 PMOS트랜지스터(24)로 구성되고, 동작 모드 내부 전원전압 발생회로(30)는 비교회로(32), PMOS트랜지스터(34), NMOS트랜지스터(36), 및 부하 전류(IL)로 구성되어 있다. 대기 모드 내부 전원전압 발생회로(20)의 구성에서 도1에 도시한 것과는 달리 부하 전류(IL)를 나타내지 않고, 동작 모드 내부 전원전압 발생회로(30)의 출력단에 부하 전류(IL)를 나타낸 것은 동작 모드 내부 전원전압 발생회로(30)의 출력단에 부하가 걸리기 때문이다. 비교회로들(22, 32)의 구성은 도1에 나타낸 비교회로(10)의 구성과 동일하고, PMOS트랜지스터들(24, 34)은 도1에 나타낸 PMOS트랜지스터(P3)에 해당한다.The standby mode internal power supply voltage generation circuit 20 includes a comparison circuit 22 and a PMOS transistor 24. The operation mode internal power supply voltage generation circuit 30 includes a comparison circuit 32, a PMOS transistor 34, and an NMOS. It consists of the transistor 36 and the load current IL. In the configuration of the standby mode internal power supply voltage generator circuit 20, the load current IL is not shown at the output terminal of the operation mode internal power supply voltage generator circuit 30. This is because a load is applied to the output terminal of the operation mode internal power supply voltage generation circuit 30. The configuration of the comparison circuits 22 and 32 is the same as that of the comparison circuit 10 shown in FIG. 1, and the PMOS transistors 24 and 34 correspond to the PMOS transistor P3 shown in FIG.

상술한 구성의 동작을 설명하면 다음과 같다.The operation of the above-described configuration is as follows.

도4는 제어신호(CS)가 "하이"레벨에서 '로우'레벨로 천이하는 경우의 내부 전원전압 발생회로의 동작을 설명하기 위한 타이밍도로서, 도4를 이용하여 그 동작을 설명하면 다음과 같다.FIG. 4 is a timing diagram illustrating the operation of the internal power supply voltage generation circuit when the control signal CS transitions from the "high" level to the "low" level. Referring to FIG. same.

제어신호(CS)가 "하이"레벨인 경우는 칩이 동작을 수행하는 기간으로, NMOS트랜지스터(36)가 온됨으로써 동작 모드 내부 전원전압 발생회로(30)의 동작 전류원이 발생되어 비교회로(32)가 인에이블된다. 대기 모드 내부 전원전압 발생회로(30)는 동작 모드나 대기 모드시에 항상 온된 상태로 있다. 따라서, 이 경우는 두 개의 내부 전원전압 발생회로들(20, 30)이 모두 동작하게 된다. 즉, 두 개의 내부 전원전압 발생회로들(20, 30)은 출력 내부 전원전압(IVC)이 기준전압(VREF)보다 낮아지면, PMOS트랜지스터들(24, 34)을 모두 온하여 내부 전원전압(IVC)을 증가하게 된다. 도4에서, 전압(VC)는 약 2.2V이고, 전압(IVC)는 약 2.7V를 유지한다.When the control signal CS is at the "high" level, a period during which the chip performs an operation. When the NMOS transistor 36 is turned on, an operating current source of the operation mode internal power supply voltage generation circuit 30 is generated to generate the comparison circuit 32. ) Is enabled. The standby mode internal power supply voltage generation circuit 30 is always in the ON state in the operation mode or the standby mode. Therefore, in this case, both internal power supply voltage generation circuits 20 and 30 operate. That is, the two internal power supply voltage generation circuits 20 and 30 turn on both the PMOS transistors 24 and 34 when the output internal power supply voltage IVC is lower than the reference voltage VREF, thereby turning on the internal power supply voltage IVC. Increase). In Fig. 4, the voltage VC is about 2.2V and the voltage IVC is maintained at about 2.7V.

다음, 제어신호(CS)가 "로우"레벨로 천이하면, 칩의 부하 전류(IL)가 급격히 감소하고, 동작 모드 내부 전원전압 발생회로(30)는 디스에이블되어야 한다. 그래서, 이때에는 대기 모드 내부 전원전압 발생회로(20)만 동작하여 기준전압(VREF)과 내부 전원전압(IVC)과를 비교하여 내부 전원전압(IVC)이 기준전압보다 작으면 내부 전원전압(IVC)을 증가하게 된다. 그런데, 동작 모드 내부 전원전압 발생회로(30)의 NMOS트랜지스터(36)가 오프되어 동작 전류원이 발생되지 않으므로 비교회로(32)가 디스에이블되기는 하지만, 동작 모드 내부 전원전압 발생회로(30)의 응답 지연에 인해 도4에 나타낸 것과 같이 내부 전원전압(IVC)이 약 3V까지 증가하고, 전압(VC)가 약 2.9V까지 증가하는 오버슈트(overshoot) 현상이 발생하였다. 그래서, 칩의 낮은 내압을 가진 소자들에 손상을 가하게 되고 정상 동작을 하지 못하게 하는 문제점이 있었다.Next, when the control signal CS transitions to the "low" level, the load current IL of the chip is drastically reduced, and the operation mode internal power supply voltage generation circuit 30 should be disabled. Therefore, at this time, only the standby mode internal power supply voltage generation circuit 20 operates to compare the reference voltage VREF with the internal power supply voltage IVC, and when the internal power supply voltage IVC is smaller than the reference voltage, the internal power supply voltage IVC. Increase). However, since the NMOS transistor 36 of the operation mode internal power supply voltage generation circuit 30 is turned off and no operation current source is generated, the comparison circuit 32 is disabled, but the response of the operation mode internal power supply voltage generation circuit 30 is disabled. Due to the delay, an overshoot phenomenon occurs in which the internal power supply voltage IVC increases to about 3V and the voltage VC increases to about 2.9V, as shown in FIG. Thus, there is a problem that damages the devices with low breakdown voltage of the chip and prevents normal operation.

도5는 제어신호(CS)가 "로우"레벨에서 "하이"레벨로 천이하는 경우의 내부 전원전압 발생회로의 동작을 설명하기 위한 타이밍도로서, 도5를 이용하여 그 동작을 설명하면 다음과 같다.FIG. 5 is a timing diagram for explaining the operation of the internal power supply voltage generation circuit when the control signal CS transitions from the "low" level to the "high" level. same.

제어신호(CS)가 "하이"레벨로 천이하는 경우는 칩이 동작을 수행하는 기간으로, 동작 모드 내부 전원전압 발생회로(30)가 인에이블된다. 따라서, 이 경우는 두 개의 내부 전원전압 발생회로들(20, 30)이 모두 동작하게 되고, 두 개의 내부 전원전압 발생회로들(20, 30)은 출력 내부 전원전압(IVC)이 기준전압(VREF)보다 낮아지면, PMOS트랜지스터들(24, 34)을 모두 온하여 내부 전원전압(IVC)의 레벨을 증가한다. 그런데, 이 과정에서 동작 모드 내부 전원전압 발생회로(30)의 응답지연으로 인하여 동작 모드에서 충분한 전류를 공급하지 못하게 되어 도5에 나타낸 바와 같이 내부 전원전압(IVC)이 약 2.6V에서 약 1.8V까지 감소하고, 전압(VC)가 약 2.9V에서 약 2.2V까지 감소하는 언더슈트(undershoot) 현상이 발생하였다.When the control signal CS transitions to the "high" level, the operation mode internal power supply voltage generation circuit 30 is enabled in the period during which the chip performs an operation. Therefore, in this case, the two internal power supply voltage generation circuits 20 and 30 are operated, and the two internal power supply voltage generation circuits 20 and 30 have the output internal power supply voltage IVC as the reference voltage VREF. If lower than), the PMOS transistors 24 and 34 are turned on to increase the level of the internal power supply voltage IVC. However, in this process, due to the response delay of the operation mode internal power supply voltage generation circuit 30, it is impossible to supply sufficient current in the operation mode. As shown in FIG. 5, the internal power supply voltage IVC is about 2.6V to about 1.8V. And an undershoot phenomenon occurs in which the voltage VC decreases from about 2.9V to about 2.2V.

따라서, 종래의 반도체 메모리 장치의 내부 전원전압 발생회로는 제어신호(CS)가 "하이"레벨에서 "로우"레벨로 천이하는 경우에 오버슈트 현상이, 제어신호(CS)가 "로우"레벨에서 "하이"레벨로 천이하는 경우에는 언더슈트 현상이 발생하여 칩의 정상 동작을 지연시키게 되었다Therefore, the internal power supply voltage generation circuit of the conventional semiconductor memory device has an overshoot phenomenon when the control signal CS transitions from the "high" level to the "low" level, and the control signal CS is at the "low" level. Undershooting at the "high" level causes an undershoot to delay the normal operation of the chip.

도3은 본 발명의 반도체 메모리 장치의 내부 전원전압 발생회로의 구성을 나타내는 것으로, 도2에 나타낸 회로의 구성에 제어회로(40), PMOS트랜지스터(42), 및 NMOS트랜지스터(44)를 추가하여 구성되어 있다.FIG. 3 shows a configuration of an internal power supply voltage generation circuit of the semiconductor memory device of the present invention, in which a control circuit 40, a PMOS transistor 42, and an NMOS transistor 44 are added to the configuration of the circuit shown in FIG. Consists of.

제어 회로(49)는 제어신호(CS)를 입력하여 제어신호(CS)가 "하이"레벨에서 "로우"레벨로 천이시에 오버슈트를 제거할 수 있을 정도의 펄스폭을 가진 네거티브 펄스(C1)를 발생하고, 제어신호(CS)가 "로우"레벨에서 "하이"레벨로 천이시에 언더슈트를 제거할 수 있을 정도의 펄스폭을 가진 포지티브 펄스(C2)를 발생한다. PMOS트랜지스터(42)는 소스에 전원전압이 인가되고, 게이트에 펄스(C1)가 인가되고, 드레인이 비교회로(32)의 전압(VC) 출력단자에 연결되어 있다. NMOS트랜지스터(44)는 트레인에 PMOS트랜지스터(42)의 드레인이 연결되고, 게이트에 펄스(C2)가 인가되고, 드레인에 접지전압이 연결되어 있다.The control circuit 49 inputs the control signal CS so that the negative pulse C1 has a pulse width sufficient to remove the overshoot when the control signal CS transitions from the "high" level to the "low" level. ) And a positive pulse C2 having a pulse width such that the undershoot can be removed when the control signal CS transitions from the "low" level to the "high" level. The PMOS transistor 42 has a power supply voltage applied to a source, a pulse C1 applied to a gate, and a drain thereof connected to the voltage VC output terminal of the comparison circuit 32. In the NMOS transistor 44, a drain of the PMOS transistor 42 is connected to a train, a pulse C2 is applied to a gate, and a ground voltage is connected to the drain.

도4를 이용하여 제어신호(CS)가 "하이"레벨에서 "로우"레벨로 천이하는 경우의 본 발명의 반도체 메모리 장치의 내부 전원전압 발생회로를 설명하면 다음과 같다.An internal power supply voltage generation circuit of the semiconductor memory device of the present invention in the case where the control signal CS transitions from the "high" level to the "low" level will be described with reference to FIG.

제어신호(CS)가 "하이"레벨인 경우는 종래기술의 회로와 동일한 동작이 수행된다.When the control signal CS is at the "high" level, the same operation as that of the circuit of the prior art is performed.

다음, 제어신호(CS)가 "로우"레벨로 천이하면, 칩의 부하 전류(IL)가 급격히 감소하고, 동작 모드 내부 전원전압 발생회로(30)는 디스에이블되어야 한다. 그리고, 제어회로(40)는 제어신호(CS)의 천이에 응답하여 네거티브 펄스(C1)를 발생한다. 이와같이 발생된 펄스(C1)는 PMOS트랜지스터(42)를 온하여 전압(VC)을 "하이"레벨로 한다. 그러면, PMOS트랜지스터(34)가 오프되어 PMOS트랜지스터(34)를 통하여 흐르는 전류를 빠르게 차단할 수 있게 된다. 전압(VC)을 "하이"레벨로 유지하는 기간은 오버슈트가 제거될 수 있을 정도의 기간으로 설정하면 된다. 그러면, 제어신호(CS)에 의하여 동작 모드 내부 전원전압 발생회로(30)의 동작이 완전하게 디스에이블된 후이기 때문에 오버슈트 현상이 발생하지 않게 된다. 도4에 나타낸 바와 같이 전압(IVC)은 약 2.7V에서 약 2.8V로 증가하고, 전압(VC)은 약 2 2V에서 약 3.4V로 증가하여 거의 이 전압을 유지하게 된다. 즉, 본 발명은 동작 모드 내부 전원전압 발생회로(30)가 제어신호(CS)의 "로우"레벨로의 천이에 응답하여 빠르게 디스에이블이 되지 못하므로, 이 회로(30)의 응답 지연시간만큼 신호(C1)를 발생하여 PMOS트랜지스터(34)를 통한 전류의 흐름을 제한하여 오버슈트 현상을 제거한다는 것이다.Next, when the control signal CS transitions to the "low" level, the load current IL of the chip is drastically reduced, and the operation mode internal power supply voltage generation circuit 30 should be disabled. The control circuit 40 generates a negative pulse C1 in response to the transition of the control signal CS. The pulse C1 generated in this manner turns on the PMOS transistor 42 to bring the voltage VC to the "high" level. Then, the PMOS transistor 34 is turned off so that the current flowing through the PMOS transistor 34 can be cut off quickly. The period during which the voltage VC is maintained at the "high" level may be set to such a period that the overshoot can be eliminated. Then, since the operation of the operation mode internal power supply voltage generation circuit 30 is completely disabled by the control signal CS, the overshoot phenomenon does not occur. As shown in Fig. 4, the voltage IVC increases from about 2.7V to about 2.8V, and the voltage VC increases from about 2 2V to about 3.4V to almost maintain this voltage. That is, according to the present invention, since the operation mode internal power supply voltage generation circuit 30 cannot be quickly disabled in response to the transition of the control signal CS to the "low" level, the response delay time of the circuit 30 is limited. The signal C1 is generated to limit the flow of current through the PMOS transistor 34 to eliminate the overshoot phenomenon.

도5는 제어신호(CS)가 "로우"레벨에서 "하이"레벨로 천이하는 경우의 내부 전원전압 발생회로의 동작을 설명하기 위한 타이밍도로서, 도5를 이용하며 그 동작을 설명하면 다음과 같다.FIG. 5 is a timing diagram for explaining the operation of the internal power supply voltage generation circuit when the control signal CS transitions from the "low" level to the "high" level. same.

제어신호(CS)가 "하이"레벨로 천이하면, 제어회로(40)는 제어신호(CS)의 상승천이에 응답하여 포지티브 펄스(C2)를 발생한다. 이와같이 발생된 펄스(C2)는 NMOS트랜지스터(44)를 온하여 전압(VC)을 "로우"레벨로 한다. 그러면, PMOS트랜지스터(34)가 온되어 두 개의 PMOS트랜지스터들(24, 34)을 통하여 내부 전원전압(IVC)을 빠르게 증가하게 된다. 즉, 본 발명은 종래의 내부 전원전압 발생회로에서, 동작 모드 내부 전원전압 발생회로(30)가 제어신호(CS)에 응답하여 빠르게 인에이블되지 못함에 의해서 발생했던 언더슈트 현상을 제거하기 위하여 제어신호(CS)를 이용하여 PMOS트랜지스터(34)를 미리 온하는 것이다. 도5에 나타낸 바와 같이 전압(IVC)은 약 2.6V에서 약 2.3V로 감소하고, 전압(VC)은 약 3.4V에서 약 1.8V로 감소한 후 이 전압을 유지하게 된다. 즉, 본 발명은 동작 모드 내부 전원전압 발생회로(30)가 제어신호(CS)의 "하이"레벨로의 천이에 응답하여 빠르게 인에이블이 되지 못하므로, 이 회로의 응답 지연시간만큼 신호(C2)를 발생하여 PMOS트랜지스터(P3)를 통하여 전류가 흐르게 함으로써 언더슈트 현상을 제거한다는 것이다.When the control signal CS transitions to the "high" level, the control circuit 40 generates a positive pulse C2 in response to the rising transition of the control signal CS. The pulse C2 generated in this way turns on the NMOS transistor 44 to bring the voltage VC to the "low" level. Then, the PMOS transistor 34 is turned on to quickly increase the internal power supply voltage IVC through the two PMOS transistors 24 and 34. That is, in the conventional internal power supply voltage generation circuit, the present invention controls to remove the undershoot phenomenon caused by the operation mode internal power supply voltage generation circuit 30 being not enabled quickly in response to the control signal CS. The PMOS transistor 34 is turned on in advance using the signal CS. As shown in Fig. 5, the voltage IVC decreases from about 2.6V to about 2.3V, and the voltage VC decreases from about 3.4V to about 1.8V and then maintains this voltage. That is, according to the present invention, since the operation mode internal power supply voltage generation circuit 30 is not enabled quickly in response to the transition of the control signal CS to the "high" level, the signal C2 corresponds to the response delay time of the circuit. By generating the current flows through the PMOS transistor (P3) to eliminate the undershoot phenomenon.

따라서, 본 발명의 반도체 메모리 장치의 내부 전원전압 발생회로는 동작 모드 내부 전원전압 발생회로의 동작을 제어하는 제어신호를 이용하여 제어신호의 천이시에 동작 모드 내부 전원전압 발생회로의 인에이블 또는 디스에이블을 빠르게 가져감으로써 내부 전원전압의 오버슈트와 언더슈트를 제거할 수 있다.Therefore, the internal power supply voltage generation circuit of the semiconductor memory device of the present invention enables or disables the operation mode internal power supply voltage generation circuit at the transition of the control signal using a control signal for controlling the operation of the operation mode internal power supply voltage generation circuit. By bringing the abble quickly, the overshoot and undershoot of the internal supply voltage can be eliminated.

본 발명의 반도체 메모리 장치의 내부 전원전압 발생회로는 내부 전원전압 신호에서 발생할 수 있는 오버슈트와 언더슈트를 제거하여 칩이 정상적으로 동작하게 하여, 신뢰성을 향상시킬 수 있다.The internal power supply voltage generation circuit of the semiconductor memory device of the present invention can improve the reliability by removing the overshoot and undershoot that may occur in the internal power supply voltage signal, thereby allowing the chip to operate normally.

도1은 종래의 내부 전원전압 발생회로의 회로도이다.1 is a circuit diagram of a conventional internal power supply voltage generation circuit.

도2는 종래의 반도체 메모리 장치의 내부 전원전압 발생회로의 구성을 나타내는 것이다.2 shows a configuration of an internal power supply voltage generation circuit of a conventional semiconductor memory device.

도3은 본 발명의 반도체 메모리 장치의 내부 전원전압 발생회로의 구성을 나타내는 것이다.3 shows a configuration of an internal power supply voltage generation circuit of the semiconductor memory device of the present invention.

도4는 제어신호가 "하이"레벨에서 "로우"레벨로 천이하는 경우의 종래기술 및 본 발명의 동작을 설명하기 위한 타이밍도이다.4 is a timing diagram for explaining the operation of the prior art and the present invention when the control signal transitions from the "high" level to the "low" level.

도5는 제어신호가 "로우"레벨에서 "하이"레벨로 천이하는 경우의 종래기술 및 본 발명의 동작을 설명하기 위한 타이밍도이다.Fig. 5 is a timing diagram for explaining the operation of the prior art and the present invention when the control signal transitions from the "low" level to the "high" level.

Claims (14)

기준전압과 출력 내부 전원전압을 비교하여 상기 기준전압이 출력 내부 전원전압보다 작은 경우에 "하이"레벨의 출력신호를 발생하기 위한 제1비교수단과,First comparing means for comparing the reference voltage with the output internal power supply voltage to generate an output signal having a "high" level when the reference voltage is less than the output internal power supply voltage; 상기 제1비교수단의 출력신호에 응답하여 온되고, 상기 출력 내부 전원전압을 증가하기 위한 제1구동 수단을 구비하여 대기 모드 및 동작 모드시에 동작하는 대기 모드 내부 전원전압 발생수단;Standby mode internal power supply voltage generation means which is turned on in response to an output signal of the first comparing means, and has first driving means for increasing the output internal power supply voltage and operates in a standby mode and an operation mode; 제1제어신호에 응답하여 인에이블되고, 상기 기준전압과 출력 내부 전원전압을 비교하여 상기 기준전압이 상기 출력 내부 전원전압보다 작은 경우에 "하이"레벨의 출력신호를 발생하기 위한 제2비교수단과,Second comparing means for enabling an output signal of a "high" level when the reference voltage is smaller than the output internal power supply voltage when the reference voltage and the output internal power supply voltage are enabled in response to a first control signal. and, 상기 제2비교수단의 출력신호 및 제2제어신호에 응답하여 온되고, 상기 출력 내부 전원전압을 증가하기 위한 제2구동수단을 구비하여 동작 모드시에 동작하는 동작 모드 내부 전원전압 발생수단; 및An operating mode internal power supply voltage generating means that is turned on in response to the output signal and the second control signal of the second comparing means, and has a second driving means for increasing the output internal power supply voltage to operate in an operation mode; And 상기 제1제어신호를 입력하여 상기 제1제어신호가 하강 천이시에 제1기간의 펄스폭을 가지는 네거티브 펄스를 발생하고 상기 제1제어신호가 상승천이시에 제2기간의 펄스폭을 가지는 포지티브 펄스를 발생하기 위한 제어부, 상기 제어부로부터 출력되는 네거티브 펄스가 인가되는 게이트와 전원전압이 인가되는 소스를 가진 PMOS트랜지스터 및 상기 제어부로부터 출력되는 포지티브 펄스가 인가되는 게이트와 상기 PMOS트랜지스터의 드레인과 상기 제2비교수단의 출력신호 발생단자에 공통 연결된 드레인과 접지전압에 연결된 소스를 가진 NMOS트랜지스터를 구비하며, 상기 네거티브 및 포지티브 펄스를 반전하여 상기 제2제어신호로 인가하기 위한 제어수단을 구비한 것을 특징으로 하는 반도체 메모리 장치의 내부 전원전압 발생회로.The first control signal is input to generate a negative pulse having a pulse width of a first period when the first control signal is falling, and the first control signal has a pulse width of a second period when the transition is rising. A PMOS transistor having a controller for generating a pulse, a gate to which a negative pulse output from the controller is applied, a source to which a power supply voltage is applied, a gate to which a positive pulse is output from the controller, a drain of the PMOS transistor, and the first And an NMOS transistor having a drain connected in common to an output signal generating terminal of the comparison means and a source connected to a ground voltage, and including control means for inverting the negative and positive pulses and applying the second control signal to the second control signal. An internal power supply voltage generation circuit of a semiconductor memory device. 제1항에 있어서, 상기 제1비교수단은The method of claim 1, wherein the first comparison means 전원전압이 인가되는 소스를 가진 제1PMOS트랜지스터;A first PMOS transistor having a source to which a power supply voltage is applied; 상기 전원전압이 인가되는 소스와 상기 제1PMOS트랜지스터의 게이트에 공통 연결된 게이트와 드레인을 가진 제2PMOS트랜지스터;A second PMOS transistor having a gate and a drain commonly connected to a source to which the power supply voltage is applied and a gate of the first PMOS transistor; 상기 제1PMOS트랜지스터의 드레인에 연결된 드레인과 상기 기준전압일 인가되는 게이트를 가진 제1NMOS트랜지스터;A first NMOS transistor having a drain connected to the drain of the first PMOS transistor and a gate to which the reference voltage is applied; 상기 제2PMOS트랜지스터의 드레인에 연결된 드레인과 상기 출력 내부 전원전압이 인가되는 게이트와 상기 제1NMOS트랜지스터의 소스에 연결된 소스를 가진 제2NMOS트랜지스터 ; 및A second NMOS transistor having a drain connected to the drain of the second PMOS transistor, a gate to which the output internal power supply voltage is applied, and a source connected to a source of the first NMOS transistor; And 상기 기준전압이 인가되는 게이트와 상기 제1NMOS트랜지스터의 소스에 연결된 드레인과 접지전압이 인가되는 소스를 가진 제3NMOS트랜지스터를 구비한 것을 특징으로 하는 반도체 메모리 장치의 내부 전원전압 발생회로.And a third NMOS transistor having a gate to which the reference voltage is applied, a drain connected to a source of the first NMOS transistor, and a source to which a ground voltage is applied. 제1항에 있어서, 상기 제1구동수단은The method of claim 1, wherein the first drive means 상기 제1비교수단의 출력신호가 인가되는 게이트와 전원전압이 인가되는 소스와 상기 내부 출력 전원전압 발생단자에 연결된 드레인을 가진 제3PMOS트랜지스터를 구비한 것을 특징으로 하는 반도체 메모리 장치의 내부 전원전압 발생회로.And a third PMOS transistor having a gate to which an output signal of the first comparing means is applied, a source to which a power supply voltage is applied, and a drain connected to the internal output power supply voltage generation terminal. Circuit. 제1항에 있어서, 상기 제2비교수단은The method of claim 1, wherein the second comparing means 전원전압이 인가되는 소스를 가진 제4PMOS트랜지스터;A fourth PMOS transistor having a source to which a power supply voltage is applied; 상기 제4PMOS트랜지스터의 게이트에 공통 연결된 게이트 및 드레인과, 전원전압이 인가되는 소스를 가진 제5PMOS트랜지스터A fifth PMOS transistor having a gate and a drain commonly connected to the gate of the fourth PMOS transistor, and a source to which a power supply voltage is applied; 상기 제4PMOS트랜지스터의 드레인에 연결된 드레인과 상기 기준전압일 인가되는 게이트를 가진 제4NMOS트랜지스터;A fourth NMOS transistor having a drain connected to the drain of the fourth PMOS transistor and a gate to which the reference voltage is applied; 상기 제5PMOS트랜지스터의 드레인에 연결된 드레인과 상기 출력 내부 전원전압이 인가되는 게이트와 상기 제4NMOS트랜지스터의 소스에 연결된 소스를 가진 제5NMOS트랜지스터;A fifth NMOS transistor having a drain connected to the drain of the fifth PMOS transistor, a gate to which the output internal power supply voltage is applied, and a source connected to a source of the fourth NMOS transistor; 상기 기준전압이 인가되는 게이트와 상기 제4NMOS트랜지스터의 소스에 연결된 드레인을 가진 제6NMOS트랜지스터; 및A sixth NMOS transistor having a gate to which the reference voltage is applied and a drain connected to a source of the fourth NMOS transistor; And 상기 제6NMOS트랜지스터의 소스에 연결된 드레인과 상기 제어신호가 인가되는 게이트와 접지전압이 인가되는 소스를 가진 제7NMOS트랜지스터를 구비한 것을 특징으로 하는 반도체 메모리 장치의 내부 전원전압 발생회로.And a seventh NMOS transistor having a drain connected to a source of the sixth NMOS transistor, a gate to which the control signal is applied, and a source to which a ground voltage is applied. 제1항에 있어서, 상기 제2구동수단은The method of claim 1, wherein the second drive means 상기 제2비교수단의 출력신호가 인가되는 게이트와 전원전압이 인가되는 소스와 상기 내부 출력 전원전압 발생단자에 연결된 드레인을 가진 제6PMOS트랜지스터를 구비한 것을 특징으로 하는 반도체 메모리 장치의 내부 전원전압 발생회로.And a sixth PMOS transistor having a gate to which the output signal of the second comparing means is applied, a source to which a power supply voltage is applied, and a drain connected to the internal output power supply voltage generation terminal. Circuit. 제1항에 있어서, 상기 제1기간은The method of claim 1, wherein the first period of time 상기 동작 모드 내부 전원전압 발생수단이 상기 제어신호에 응답하여 디스에이블되는 응답 지연시간 만큼의 펄스폭을 가지는 것을 특징으로 하는 반도체 메모리 장치의 내부 전원전압 발생회로.And a pulse width equal to the response delay time of the operation mode internal power supply voltage generating means being disabled in response to the control signal. 제1항에 있어서, 상기 제2기간은The method of claim 1, wherein the second period of time 상기 동작 모드 내부 전원전압 발생수단이 상기 제어신호에 응답하여 인에이블되는 응답 지연시간 만큼의 펄스폭을 가지는 것을 특징으로 하는 반도체 메모리 장치의 내부 전원전압 발생회로.And a pulse width equal to a response delay time enabled by the operation mode internal power supply voltage generating means in response to the control signal. 대기 모드와 동작 모드시에 기준전압과 출력 내부 전원전압을 비교하여 출력 내부 전원전압이 기준전압보다 낮을 경우에 출력 내부 전원전압 발생단자로 전류를 공급하기 위한 대기 모드 내부 전원전압 발생수단:Standby mode internal power voltage generating means for supplying current to the output internal power voltage generating terminal when the output internal power supply voltage is lower than the reference voltage by comparing the reference voltage and the output internal power supply voltage in the standby mode and the operation mode: 동작 모드시에 제어신호에 응답하여 인에이블되고 상기 기준전압과 상기 출력 내부 전원전압을 비교하여 출력 내부 전원전압이 기준전압보다 낮을 경우에 상기 출력 내부 전원전압 발생단자로 전류를 공급하기 위한 동작 모드 내부 전원전압 발생수단; 및The operation mode is enabled in response to a control signal in the operation mode and supplies current to the output internal power supply voltage generating terminal when the output internal power supply voltage is lower than the reference voltage by comparing the reference voltage with the output internal power supply voltage. Internal power supply voltage generating means; And 상기 제어신호를 입력하여 상기 제어신호가 하강 천이시에 제1기간의 펄스폭을 가지는 네거티브 펄스를 발생하여 상기 동작 모드 내부 전원전압 발생수단의 동작을 디스에이블하고, 상기 제어신호가 상승천이시에 제2기간의 펄스폭을 가지는 포지티브 펄스를 발생하여 상기 동작 모드 내부 전원전압 발생수단의 동작을 인에이블하는 제어부, 상기 제어부로부터 출력되는 네거티브 펄스가 인가되는 게이트와 전원전압이 인가되는 소스를 가진 PMOS트랜지스터 및 상기 제어부로부터 출력되는 포지티브 펄스가 인가되는 게이트와 상기 PMOS트랜지스터의 드레인과 상기 제2비교수단의 출력신호 발생단자에 공통 연결된 드레인과 접지전압에 연결된 소스를 가진 NMOS트랜지스터를 구비하는 제어수단을 구비한 것을 특징으로 하는 반도체 메모리 장치의 내부 전원전압 발생회로.The control signal is input to generate a negative pulse having a pulse width of the first period when the control signal falls, thereby disabling the operation of the internal power supply voltage generating means, and when the control signal rises. PMOS having a control unit for generating a positive pulse having a pulse width of a second period to enable the operation of the internal power supply voltage generating means, a gate to which a negative pulse output from the control unit is applied, and a source to which a power supply voltage is applied. A control means having a transistor, an NMOS transistor having a gate to which a positive pulse output from the controller is applied, a drain of the PMOS transistor, a drain commonly connected to an output signal generating terminal of the second comparison means, and a source connected to a ground voltage; Inside of the semiconductor memory device characterized in that Source voltage generating circuit. 제8항에 있어서, 상기 대기 모드 내부 전원전압 발생수단은The method of claim 8, wherein the standby mode internal power supply voltage generating means 기준전압과 출력 내부 전원전압을 비교하여 상기 기준전압이 출력 내부 전원전압보다 작은 경우에 "하이"레벨의 출력신호를 발생하기 위한 제1비교수단; 및First comparison means for generating an output signal of a "high" level when the reference voltage is smaller than the output internal power supply voltage by comparing a reference voltage with the output internal power supply voltage; And 상기 제1비교수단의 출력신호에 응답하여 온되고, 상기 출력 내부 전원전압을 증가하기 위한 제1구동 수단을 구비한 것을 특징으로 하는 반도체 메모리 장치의 내부 전원전압 발생회로.And a first driving means which is turned on in response to an output signal of said first comparing means and increases said output internal power supply voltage. 제8항에 있어서, 상기 동작 모드 내부 전원전압 발생수단은The method of claim 8, wherein the operating mode internal power supply voltage generating means 상기 제어신호에 응답하여 인에이블되고, 상기 기준전압과 출력 내부 전원전압을 비교하여 상기 기준전압이 상기 출력 내부 전원전압보다 작은 경우에 "하이"레벨의 출력신호를 발생하기 위한 제2비교수단; 및Second comparing means, enabled in response to the control signal, for generating an output signal having a "high" level when the reference voltage is smaller than the output internal power supply voltage by comparing the reference voltage with the output internal power supply voltage; And 상기 제2비교수단의 출력신호 및 제2제어신호에 응답하여 온되고, 상기 출력 내부 전원전압을 증가하기 위한 제2구동수단을 구비한 것을 특징으로 하는 반도체 메모리 장치의 내부 전원전압 발생회로.And a second driving means which is turned on in response to the output signal and the second control signal of the second comparing means, and increases the output internal power supply voltage. 제9항에 있어서, 상기 제1비교수단은The method of claim 9, wherein the first comparison means 전원전압이 인가되는 소스를 가진 제1PMOS트랜지스터;A first PMOS transistor having a source to which a power supply voltage is applied; 상기 전원전압이 인가되는 소스와 상기 제1PMOS트랜지스터의 게이트에 공통연결된 게이트와 드레인을 가진 제2PMOS트랜지스터;A second PMOS transistor having a gate and a drain commonly connected to a source to which the power supply voltage is applied and a gate of the first PMOS transistor; 상기 제1PMOS트랜지스터의 드레인에 연결된 드레인과 상기 기준전압일 인가되는 게이트를 가진 제1NMOS트랜지스터;A first NMOS transistor having a drain connected to the drain of the first PMOS transistor and a gate to which the reference voltage is applied; 상기 제2PMOS트랜지스터의 드레인에 연결된 드레인과 상기 출력 내부 전원전압이 인가되는 게이트와 상기 제1NMOS트랜지스터의 소스에 연결된 소스를 가진 제2NMOS트랜지스터 ; 및A second NMOS transistor having a drain connected to the drain of the second PMOS transistor, a gate to which the output internal power supply voltage is applied, and a source connected to a source of the first NMOS transistor; And 상기 기준전압이 인가되는 게이트와 상기 제1NMOS트랜지스터의 소스에 연결된 드레인과 접지전압이 인가되는 소스를 가진 제3NMOS트랜지스터를 구비한 것을 특징으로 하는 반도체 메모리 장치의 내부 전원전압 발생회로,A third NMOS transistor having a gate to which the reference voltage is applied, a drain connected to a source of the first NMOS transistor, and a source to which a ground voltage is applied; 제9항에 있어서, 상기 제1구동수단은The method of claim 9, wherein the first drive means 상기 제1비교수단의 출력신호가 인가되는 게이트와 전원전압이 인가되는 소스와 상기 내부 출력 전원전압 발생단자에 연결된 드레인을 가진 제3PMOS트랜지스터를 구비한 것을 특징으로 하는 반도체 메모리 장치의 내부 전원전압 발생회로.And a third PMOS transistor having a gate to which an output signal of the first comparing means is applied, a source to which a power supply voltage is applied, and a drain connected to the internal output power supply voltage generation terminal. Circuit. 제10항에 있어서, 상기 제2비교수단은The method of claim 10, wherein the second comparing means 전원전압이 인가되는 소스를 가진 제4PMOS트랜지스터;A fourth PMOS transistor having a source to which a power supply voltage is applied; 상기 제4PMOS트랜지스터의 게이트에 공통 연결된 게이트 및 드레인과, 전원전압이 인가되는 소스를 가진 제5PMOS트랜지스터;A fifth PMOS transistor having a gate and a drain commonly connected to the gate of the fourth PMOS transistor, and a source to which a power supply voltage is applied; 상기 제4PMOS트랜지스터의 드레인에 연결된 드레인과 상기 기준전압일 인가되는 게이트를 가진 제4NMOS트랜지스터;A fourth NMOS transistor having a drain connected to the drain of the fourth PMOS transistor and a gate to which the reference voltage is applied; 상기 제5PMOS트랜지스터의 드레인에 연결된 드레인과 상기 출력 내부 전원전압이 인가되는 게이트와 상기 제4NMOS트랜지스터의 소스에 연결된 소스를 가진 제5NMOS트랜지스터;A fifth NMOS transistor having a drain connected to the drain of the fifth PMOS transistor, a gate to which the output internal power supply voltage is applied, and a source connected to a source of the fourth NMOS transistor; 상기 기준전압이 인가되는 게이트와 상기 제4NMOS트랜지스터의 소스에 연결된 드레인을 가진 제6NMOS트랜지스터, 및A sixth NMOS transistor having a gate connected to the reference voltage and a drain connected to a source of the fourth NMOS transistor; 상기 제6NMOS트랜지스터의 소스에 연결된 드레인과 상기 제어신호가 인가되는 게이트와 접지전압이 인가되는 소스를 가진 제7NMOS트랜지스터를 구비한 것을 특징으로 하는 반도체 메모리 장치의 내부 전원전압 발생회로.And a seventh NMOS transistor having a drain connected to a source of the sixth NMOS transistor, a gate to which the control signal is applied, and a source to which a ground voltage is applied. 제10항에 있어서, 상기 제2구동수단은The method of claim 10, wherein the second driving means 상기 제2비교수단의 출력신호가 인가되는 게이트와 전원전압이 인가되는 소스와 상기 내부 출력 전원전압 발생단자에 연결된 드레인을 가진 제6PMOS트랜지스터를 구비한 것을 특징으로 하는 반도체 메모리 장치의 내부 전원전압 발생회로.And a sixth PMOS transistor having a gate to which the output signal of the second comparing means is applied, a source to which a power supply voltage is applied, and a drain connected to the internal output power supply voltage generation terminal. Circuit.
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