KR19990040002A - 저소비 전류의 더블 버퍼 회로 - Google Patents
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Abstract
본 발명은 피크 전류를 감소시키는 더블 버퍼 회로에 관한 것으로, 제 1 및 제 2 인버터를 구비한 더블 버퍼 회로에 있어서 제 1 인버터의 PMOS 트랜지스터와 NMOS 트랜지스터 사이에 트랜스미션 게이트를 구비한다. 그리고 입력되는 전압 변화에 의해 발생되는 피크 전류의 통로를 트랜스미션 게이트가 제어하므로서 피크 전류를 감소시켜 저소비 전류의 더블 버퍼 회로를 구현한다.
Description
본 발명은 피크 전류를 감소시키는 더블 버퍼 회로에 관한 것으로, 좀 더 구체적으로 인버터 회로에서의 입력되는 전압 변화에 따라 발생되는 피크 전류의 흐름을 제어하는 트랜스미션 게이트를 구비한 더블 버퍼 회로에 관한 것이다.
집적 회로의 고집적화와 미세화 및 경량화 추세에 따른 저소비 전류의 요구가 대두됨에 따라 집적 회로에서의 소비 전류 감소에 대한 관심에 매우 높으며, 저소비 전류의 구현을 위한 회로적인 연구가 가속화되고 있다.
집적 회로에 있어 저소비 전력화는 전압, 캐패시턴스 및 주파수 등에 영향을 받으며, 종래 기술의 더블 버퍼 회로는 입력되는 전압의 네가티브에서 포지티브로의 전위 변경시에 인버터 회로의 PMOS 트랜지스터와 NMOS 트랜지스터가 동시에 온이 되는 상태(이하 포화 상태라 한다)가 발생됨으로서 전원 전압과 소스 전압간의 전류 경로가 형성되어 많은 전류가 소비된다.
도 1은 종래 기술에 따른 2 단 인버터 회로를 구비한 더블 버퍼 회로를 도시하고 있다. 그리고 이 때에 각각의 제 1 및 제 2 인버터 회로(10, 20)의 트랜지스터를 흐르는 전류와 입력 전압과의 관계를 도 2에 도시하고 있다.
도면을 참조하면, 제 1 인버터 회로(10)에서 입력 전압(Vin)을 예컨데, 0 V에서 서서히 상승시켜 NMOS 트랜지스터(14)의 스레홀드 전압(Vthn)의 전위를 넘으면, 전류가 흐르기 시작한다. 이때 NMOS 트랜지스터(14)는 오프(OFF)되므로 제 1 인버터 회로(10)의 출력 전압이 5 V가 된다. 이어서 제 2 인버터 회로(20)에서 이를 받아 출력 전압(Vout)은 0 V가 된다. 그리고 입력 전압(Vin)이 약 2.5 V가 되면 PMOS 트랜지스터(12)와 NMOS 트랜지스터(14)는 거의 동시에 온(ON)이 되는 포화 상태로 되므로 제 1 인버터 회로(10)의 출력 전압은 5 V에서 0 V로 바뀌게 된다.
또한 5 V-Vthp(PMOS 트랜지스터의 스레홀드 전압)의 전압까지 입력 전압(Vin)이 상승하게 되면, 이번에는 PMOS 트랜지스터(12)는 오프(OFF)되고 NMOS 트랜지스터(14)만이 온(ON)되므로 제 1 인버터 회로(10)의 출력 전압(Vout)은 완전히 0 V로 된다. 이어서 제 1 인버터 회로(10)의 출력 전압을 제 2 인버터 회로(20)가 입력 전압으로 받아들여서 상술한 동작을 수행한다. 그 결과 입력 전압(Vin)이 그대로 출력 전압(Vout)으로 전달되며, 이 회로는 지연 회로 또는 버퍼로서 작용한다.
그러나 도 2에 도시된 바와 같이 제 1 또는 제 2 인버터 회로(10 또는 20)의 각각의 트랜지스터(12, 14 또는 22, 24)가 동시에 온(ON)이 되는 포화 상태(예컨데, Vdd/2)에서 전원 전압(Vdd)과 접지 전압(Vss)간의 피크 전류(I10또는 I20)가 발생된다. 이로 인하여 양단에 전류 경로가 형성하게 되므로서 인버터 회로의 소비 전류 및 전원에 의한 노이즈 발생 문제 등에 영향을 미쳐 많은 소비 전류와 집적 회로의 오동작을 야기시킨다.
본 발명의 목적은 상술한 문제점을 해결하기 위한 것으로, 각각의 트랜지스터가 동시에 온이 되는 상태에 의해서 발생되는 전원 전압과 접지 전압간의 전류 경로를 제어하여 피크 전류를 감소시키는 저소비 전류의 더블 버퍼 회로를 제공하는데 있다.
도 1은 종래 기술의 일실시예에 따른 더블 버퍼 회로의 구성을 도시한 회로도;
도 2는 도 1에 도시한 더블 버퍼 회로의 제 1 또는 제 2 인버터의 입력 전압 변화에 따른 피크 전류의 파형을 나타낸 도면;
도 3은 본 발명의 실시예에 따른 피크 전류 감소 회로를 구비한 더블 버퍼 회로의 구성을 도시한 회로도;
도 4는 도 3에 도시한 더블 버퍼 회로의 제 1 또는 제 2 인버터의 입력 전압 변화에 따른 피크 전류의 파형을 나타낸 도면.
*도면의 주요 부분에 대한 부호 설명*
30 : 제 1 인버터 32, 42 : PMOS 트랜지스터
34 : 트랜스미션 게이트 36, 44 : NMOS 트랜지스터
40 : 제 2 인버터
상술한 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 입력되는 전압의 변화에 의해 발생되는 피크 전류를 감소시키는 더블 버퍼 회로에 있어서: 제 1 PMOS 트랜지스터와 제 2 NMOS 트랜지스터 및 상기 제 1 PMOS 트랜지스터와 상기 제 2 NMOS 트랜지스터 사이에 연결되어 입력 단자에 공급되는 전압 변화에 따라 상기 제 1 PMOS 및 제 2 NMOS 트랜지스터가 동시에 온이 되어 상기 제 1 PMOS 트랜지스터와 상기 제 2 NMOS 트랜지스터의 드레인 단자 사이에 발생되는 전류 통로를 제어하는 트랜스미션 게이트를 포함하는 제 1 반전 회로와; 상기 트랜스미션 게이트 양단에 연결되는 제 3 PMOS 트랜지스터와 제 4 NMOS 트랜지스터를 포함하고 상기 제 1 반전 회로와 직렬로 연결되는 제 2 반전 회로를 포함한다.
이 특징의 바람직한 실시예에 있어서, 상기 제 1 반전 회로는: 소스 단자가 전원 전압에 연결되고 게이트 단자가 입력 단자에 연결되는 제 1 PMOS 트랜지스터와; 드레인 단자가 상기 트랜스미션 게이트의 드레인 단자에 연결되고 소스 단자가 접지 전원에 연결되며 게이트 단자가 상기 입력 단자에 연결되는 제 2 NMOS 트랜지스터 및; 상기 제 1 PMOS 트랜지스터와 상기 제 2 NMOS 트랜지스터의 각각의 드레인 단자 사이에 구비되고 상기 입력 단자에 공급되는 전압에 의해 상기 전류 통로를 차단하거나 도통시키는 트랜스미션 게이트를 포함한다.
이 특징의 바람직한 실시예에 있어서, 상기 제 2 반전 회로는: 상기 트랜스미션 게이트 일단에 상기 제 3 PMOS 트랜지스터의 게이트 단자가 연결되고, 상기 트랜스미션 게이트 타단에 상기 제 4 NMOS 트랜지스터의 게이트 단자가 연결된다.
따라서 본 발명의 회로에 의하면, 제 1 및 제 2 인버터를 구비한 더블 버퍼 회로에 있어서 제 1 인버터의 PMOS 트랜지스터와 NMOS 트랜지스터 사이에 트랜스미션 게이트를 구비한다. 그리고 트랜스미션 게이트의 제어에 의해 입력되는 전압 변화에 따라 각각의 인버터 회로에 구비된 트랜지스터를 동시에 온이 되는 포화 상태를 최소화하여 발생되는 피크 전류의 통로를 차단하거나 공급한다. 그러므로 인버터 회로의 전원 전압과 접지 전압 사이에 흐르는 피크 전류를 감소시킨다.
이하 본 발명의 실시예를 첨부된 도면에 의거하여 상세히 설명한다.
도 3은 본 발명의 일 실시예에 의한 더블 버퍼 회로의 구성을 나타내고 있다. 그리고 상기 더블 버퍼 회로는 제 1 및 제 2 인버터 회로를 구비하고 있으며 본 발명에 의한 하나의 트랜스미션 게이트를 포함하고 있다.
도면을 참조하면, 상기 제 1 인버터 회로(30)는 제 1 PMOS 및 제 2 NMOS 트랜지스터(32, 36)와 트랜스미션 게이트(34)를 포함하고 있다.
상기 제 1 PMOS 트랜지스터(32)는 소스 단자가 전원 전압(Vdd)에 연결되고 게이트 단자가 입력 단자(Vin)에 연결된다.
상기 제 2 NMOS 트랜지스터(36)는 드레인 단자가 상기 트랜스미션 게이트(34)의 드레인 단자에 연결되고 소스 단자가 접지 전원(Vss)에 연결되며 게이트 단자가 상기 입력 단자(Vin)에 연결된다.
그리고 상기 트랜스미션 게이트(34)는 상기 제 1 PMOS 트랜지스터(32)와 상기 제 2 NMOS 트랜지스터(36)의 각각의 드레인 단자 사이에 구비되고 상기 입력 단자(Vin)에 공급되는 전압에 의해 상기 포화 상태에서 발생되는 전류 통로를 차단하거나 도통시킨다.
또한 상기 제 2 인버터 회로는 제 3 PMOS 및 제 4 NMOS 트랜지스터(42, 44)를 포함하고 있다.
상기 제 3 PMOS 트랜지스터(42)는 소스 단자가 전원 전압(Vdd)에 연결되고 게이트 단자가 상기 트랜스미션 게이트(34) 일단에 연결된다.
상기 제 4 NMOS 트랜지스터(44)는 드레인 단자가 상기 제 3 PMOS 트랜지스터의 드레인 단자에 연결되고 게이트 단자가 상기 트랜스미션 게이트(34) 타단에 연결되며, 소스 단자가 접지 전압(Vss)에 연결된다.
따라서 입력 단자(Vin)로 공급되는 전압이 접지 전압(Vss)에서 전원 전압(Vdd)으로 또는 전원 전압(Vdd)에서 접지 전압(Vss)으로 변화할 때, 상기 제 1 인버터 회로(30)의 상기 트랜스미션 게이트(34)의 상호 보수적인 각각의 제어 단자에 전압 변화에 의한 전압차로 인하여 저항이 형성한다. 그러므로 상기 제 1 PMOS 및 제 2 NMOS 트랜지스터(32, 36)가 동시에 온(on)이 되는 포화 상태의 전류 통로가 차단된다.
즉, 입력 전압(Vin)이 접지 전압(Vss)에서 전원 전압(Vdd)으로 변화될 때는 상기 제 2 인버터 회로(40)의 제 4 NMOS 트랜지스터(44)가 먼저 오프(off)되고, 이어서 제 3 PMOS 트랜지스터(42)가 온(on)이 된다. 그리고 전원 전압(Vdd)에서 접지 전압(Vss)으로 변화할 때는 제 2 인버터 회로(40)의 제 3 PMOS 트랜지스터(42)가 오프(off)된 후에 제 4 NMOS 트랜지스터(44)가 온(on)이 된다.
그러므로 도 4에 도시된 바와 같이 각각의 인버터 회로의 트랜지스터들이 동시에 온이 되는 상태를 최소화함으로서 입력 전압의 변화에 따른 각각의 피크 전류(I30, I40)를 줄일 수 있다.
상술한 바와 같이 본 발명은 더블 버퍼 회로에서의 입력 전압의 변화에 따른 각각 인버터에 흐르는 피크 전류를 제어하므로서 소비 전류를 줄일 수 있으며, 이로 인하여 집적 회로의 오동작을 방지한다.
Claims (3)
- 입력되는 전압의 변화에 의해 발생되는 피크 전류를 감소시키는 더블 버퍼 회로에 있어서:제 1 PMOS 트랜지스터(32)와 제 2 NMOS 트랜지스터(36) 및 상기 제 1 PMOS 트랜지스터(32)와 상기 제 2 NMOS 트랜지스터(36) 사이에 연결되어 입력 단자(Vin)에 공급되는 전압 변화에 따라 상기 제 1 PMOS 및 제 2 NMOS 트랜지스터(32, 36)가 동시에 온(on)이 되어 상기 제 1 PMOS 트랜지스터(32)와 상기 제 2 NMOS 트랜지스터(36)의 드레인 단자 사이에 발생되는 전류 통로를 제어하는 트랜스미션 게이트(34)를 포함하는 제 1 반전 회로(30)와;상기 트랜스미션 게이트(34) 양단에 연결되는 제 3 PMOS 트랜지스터(42)와 제 4 NMOS 트랜지스터(44)를 포함하고 상기 제 1 반전 회로(30)와 직렬로 연결되는 제 2 반전 회로(40)를 포함하는 것을 특징으로 하는 더블 버퍼 회로.
- 제 1 항에 있어서,상기 제 1 반전 회로(30)는:소스 단자가 전원 전압(Vdd)에 연결되고 게이트 단자가 입력 단자(Vin)에 연결되는 제 1 PMOS 트랜지스터(32)와;드레인 단자가 상기 트랜스미션 게이트(34)의 드레인 단자에 연결되고 소스 단자가 접지 전원(Vss)에 연결되며 게이트 단자가 상기 입력 단자(Vin)에 연결되는 제 2 NMOS 트랜지스터(36) 및;상기 제 1 PMOS 트랜지스터(32)와 상기 제 2 NMOS 트랜지스터(36)의 각각의 드레인 단자 사이에 구비되고 상기 입력 단자(Vin)에 공급되는 전압에 의해 상기 전류 통로를 차단하거나 도통시키는 트랜스미션 게이트(34)를 포함하는 것을 특징으로 하는 더블 버퍼 회로.
- 제 1 항에 있어서,상기 제 2 반전 회로(40)는:상기 트랜스미션 게이트(34) 일단에 상기 제 3 PMOS 트랜지스터(42)의 게이트 단자가 연결되고, 상기 트랜스미션 게이트(34) 타단에 상기 제 4 NMOS 트랜지스터(44)의 게이트 단자가 연결되는 것을 특징으로 하는 더블 버퍼 회로.
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