KR19990039803A - 비트스트림 발생기와 채널 변조기의 인터페이스 장치 및 방법 - Google Patents

Abstract

본 발명은 비트스트림을 발생하는 비트스트림 발생기와 비트스트림을 채널 클럭신호에 의해 획득하는 채널 변조기를 인터페이스하는 장치 및 방법에 관한 것이다. 인터페이스 장치는 비트스트림의 발생을 위한 외부 클럭신호를 발생하는 클럭 발생기, 비트스트림을 기입 클럭신호에 따라 기입하고 기입된 비트스트림을 독출 클럭신호에 따라 독출해서 비트스트림의 비트 레이트를 변환하는 레이트 변환기 및 외부 클럭신호를 기입 클럭신호로, 채널 클럭신호를 독출 클럭신호로 레이트 변환기에 공급하고, 비트스트림 발생기에 공급되는 외부 클럭신호를 단속하는 클럭 공급 제어기를 포함함으로써, 본 발명은 비트 레이트 변환을 위한 FIFO 메모리의 제어가 간단하고, 채널 변조기에서 사용되는 채널 클럭신호를 비트스트림 획득에 사용하므로서 비트스트림 발생기를 이용하는 모든 디지털 방송 시스템에서 효율적으로 채널 변조기와의 인터페이스가 가능하다.

Description

비트스트림 발생기와 채널 변조기의 인터페이스 장치 및 방법

본 발명은 비트스트림 발생기와 채널 변조기를 인터페이스하는 장치 및 방법에 관한 것으로, 특히 비트스트림을 생성하기 위해 단속적인 외부 클럭신호를 이용하는 인터페이스 장치 및 방법에 관한 것이다.

위성 방송, 케이블 방송 또는 지상 방송을 위한 디지털 방송 시스템에 있어서, 전송하고자 하는 비디오 및 오디오 비트스트림을 비트스트림 발생기로부터 인가받아 채널 변조기에서 적절한 변조체계에 의해 변조하여 방송방식에 따라 채널을 통해 전송하고 있다.

이 비디오 및 오디오 비트스트림을 발생하는 비트스트림 발생기의 구체적인 일 예로서 텍트로닉스사의 MTS(MPEG Transport Stream) 100을 사용할 경우 이 MTS 100에서 제공되는 비트스트림 생성 모드를 도 1에 도시된 MTS 100의 신호 입출력 포트들을 결부시켜 설명하면 다음과 같다. 도 1에 도시된 입출력 포트들은 "MTS 100 MPEG Test System," User Manual, Tektronix에 개시되어 있다.

먼저, ECL(Emitter Coupled Logic) 병렬 및 직렬 포트(11)와 MTS 100의 내부 클럭신호를 이용하여 비트스트림을 생성하는 마스터 생성 모드와 ECL 병렬 및 직렬 포트(11)와 ECL 콘트롤 포트(12)를 함께 이용하여 외부 클럭신호에 동기되는 비트스트림을 생성하는 슬래브 생성 모드가 있다.

또한, G703 입력 및 출력 포트들(13,14,15)을 이용하여 8.448Mbps 또는 34.368Mbps를 위한 IUT-T 권고안 G703(HDB3 코드)에 따른 비트스트림을 생성하는 모드가 있고, TTL 50 Ohm 데이터 직렬 포트(18)와 내부 클럭신호를 이용하여 비트스트림을 생성하는 마스트 생성 모드와 TTL 50 Ohm 데이터 직렬 포트(18)와 TTL 50 Ohm 클럭 직렬 포트(19)를 함께 사용하여 외부 클럭신호에 동기되는 비트스트림을 생성하는 슬래브 생성 모드가 있다. 도 1에 도시된 13은 8.3448Mbits를 위한 G703 출력 포트이고, 14는 34.368Mbit를 위한 G703 출력 포트이고, 15는 G703 입력 포트이고, 16은 10Mbit 직렬 포트이고, 17은 클럭 입력 포트이다.

이러한 MTS 100을 이용한 비트스트림 발생기와 채널 변조기를 인터페이스하기 위해 종래에 주로 사용하는 방법은 ECL 직렬 및 병렬 포트(11)와 ECL 콘트롤 포트(12)를 이용한 슬래브 생성 모드이다. 슬래브 생성 모드를 이용해서 비트스트림 발생기와 채널 변조기를 인터페이스하기 위한 인터페이스 장치는 도 2에 도시된 바와 같다.

도 2에 있어서, MTS 100(110)와 채널 변조기(130)간의 인터페이스를 위해 먼저 클럭 발생기(122)에서 발생된 ECL 레벨의 주파수(f1)를 갖는 클럭신호를 MTS 100(110)의 ECL 콘트롤 포트로 전송한다. MTS 100(110)는 이 클럭신호를 기준으로 내부의 PLL 회로(112)를 구동시켜 비트스트림 발생을 위한 내부 클럭신호의 주파수를 클럭 발생기(122)에서 발생된 클럭신호의 주파수(f1)와 동일하게 한다. 소오스(124)는 주파수가 조정된 내부 클럭신호에 동기하여 비디오 및 오디오 비트스트림을 생성하여 인터페이스(120)의 동기 발생기(124)로 전송한다. 동기 발생기(124)는 전송된 비트스트림으로부터 MPEG 동기신호인 "47"(헥사 코드)값을 갖는 동기 패턴을 찾아서 동기신호와 비트스트림을 레이트 변환기(126)에 인가한다. 레이트 변환기(126)는 클럭 발생기(122)에서 발생하는 주파수(f2)를 갖는 클럭신호에 따라 동기 발생기(124)를 통해 인가되는 MTS 100(110)에서 발생하는 비트스트림의 비트 레이트를 변환시켜 채널 변조기(130)로 인가한다.

이때, 비트 레이트를 변환시키는 이유는 일반적으로 채널 변조기(130)는 채널의 영향에 강인하게 전송하기 위해 별도의 비트(Reed-Solomon parity, segment sync, field sync등)를 비디오 및 오디오 비트스트림에 삽입하므로 입력되는 비트스트림의 비트 레이트(주파수 f1)와 채널 변조기(130) 내부에서 처리되는 비트 레이트(주파수 f2)가 서로 다르기 때문이다. 또한, 레이트 변환기(126)는 주파수(f2)를 갖는 클럭신호에 따라 패리티가 부가된 패킷마다 패킷 동기신호를 발생하여 채널 변조기(130)로 인가한다.

여기서, 인터페이스(120)는 도 2에 도시된 바와 같이 채널 변조기(130)와 별도로 구성될 수도 있지만 채널 변조기(130) 내부에 구성될 수 있다. 또한, 레이트 변환기(126)는 FIFO(first-in first out) 메모리로 구성될 수 있다.

따라서, 종래의 인터페이스 모드는 기본적으로 MTS 100(110)의 PLL 회로(112)를 이용하는 슬래브 생성 모드이므로 인터페이스(120)에서 채널변조기(130)와 MTS 100(110)으로 클럭신호를 제공하기 위해서 이 클럭신호를 연속적으로 발생하여야 하고 연속적으로 발생하는 클럭신호에 따라 MTS 100(110)에서는 비트스트림을 연속적으로 생성한다. 또한 인터페이스(120)는 연속적으로 입력되는 비트스트림에 대해 비트 레이트 변환과정을 수행하여야 하므로 비트 레이트 변환을 위한 FIFO 메모리의 제어가 매우 까다롭게 된다.

즉, FIFO 메모리의 오버플로우와 언더플로우가 발생하지 않도록 MTS 100(110)의 출력 비트 레이트(주파수 f1)와 채널 변조기 내부의 비트 레이트(주파수 f2) 비가 정확하게 유지시켜야만 채널 변조기(130)에서 변조된 비트스트림을 수신하는 수신기 또는 복호기에서 제대로 복원할 수 있었다.

또한, FIFO 메모리에 기입되는 데이터가 예를 들어 VSB(Vestigial Side Band) 데이터인 경우, MPEG 동기신호, 패리티, 세그먼트 동기신호, 필드 동기신호가 위치할 메모리 영역에는 데이터를 기입하지 않고 빈영역으로 남게 되므로 FIFO 메모리를 효율적으로 사용할 수 없었다.

따라서, 본 발명의 목적은 비트스트림을 생성하기 위해 단속적인 외부 클럭신호를 이용하고, 생성된 비트스트림의 획득을 채널 클럭신호를 이용하여 제어하여 비트스트림 발생기와 채널 변조기를 인터페이스하는 장치를 제공하는 데 있다.

본 발명의 다른 목적은 구조를 단순화하면서도 메모리 효율을 높일 수 있는 비트스트림 발생기와 채널 변조기를 인터페이스하는 인터페이스 장치를 제공하는 데 있다.

본 발명의 또 다른 목적은 비트스트림을 생성하기 위해 단속적인 외부 클럭신호를 이용하고, 생성된 비트스트림의 획득을 채널 클럭신호를 이용하여 제어하는 인터페이스 방법을 제공하는 데 있다.

상기한 목적들을 달성하기 위하여, 본 발명에 의한 인터페이스 장치는 비트스트림을 발생하는 비트스트림 발생기와 비트스트림을 채널 클럭신호에 의해 획득하는 채널 변조기를 인터페이스하는 장치에 있어서, 비트스트림의 발생을 위한 외부 클럭신호를 발생하는 클럭 발생기, 비트스트림을 기입 클럭신호에 따라 기입하고 기입된 비트스트림을 독출 클럭신호에 따라 독출해서 비트스트림의 비트 레이트를 변환하는 레이트 변환기 및 외부 클럭신호를 기입 클럭신호로, 채널 클럭신호를 독출 클럭신호로 레이트 변환기에 공급하고, 비트스트림 발생기에 공급되는 외부 클럭신호를 단속하는 클럭 공급 제어기를 포함함을 특징으로 한다.

또한, 본 발명에 의한 인터페이스 방법은 비트스트림을 발생하는 비트스트림 발생기와 비트스트림을 채널 클럭신호에 의해 획득하는 채널 변조기를 인터페이스하는 방법에 있어서, 비트스트림의 발생을 위한 외부 클럭신호를 발생하는 단계, 비트스트림을 기입 클럭신호에 따라 기입하고 기입된 비트스트림을 독출 클럭신호에 따라 독출해서 비트스트림의 비트 레이트를 변환하는 단계 및 외부 클럭신호를 기입 클럭신호로, 채널 클럭신호를 독출 클럭신호로 공급하고, 외부 클럭신호의 공급을 제어하는 단계를 포함함을 특징으로 한다.

도 1은 일반적인 비트스트림 발생기인 MTS 100의 입출력 포트를 설명하기 위한 도면이다.

도 2는 종래의 비트스트림 발생기와 채널 변조기의 인터페이스 장치의 구성 블록도이다.

도 3은 본 발명에 의한 비트스트림 발생기와 채널 변조기의 인터페이스 장치의 구성 블록도이다.

도 4의 (a) 내지 (c)는 도 3에 도시된 채널 변조기의 입출력신호의 타이밍도이다.

이하, 첨부된 도면을 참조하여 본 발명에 의한 비트스트림 발생기와 채널 변조기를 인터페이스하는 방법 및 그 장치의 바람직한 실시예를 설명하기로 한다.

도 3에 있어서, 본 발명에 따른 비트스트림 발생기(210)와 채널 변조기(230)를 인터페이스하는 인터페이스(220)는 크게 외부 클럭 발생기(222), 동기 검출기(224), FIFO 메모리(226), FIFO 제어기(228)로 구성된다.

즉, 외부 클럭 발생기(222)는 비트스트림 발생기(210)로부터 비트스트림을 발생시키기 위한 외부 클럭신호를 발생하고, 동기 검출기(224)는 비트스트림 발생기(210)에서 발생하는 비트스트림으로부터 MPEG 동기신호를 검출한다.

FIFO 메모리(226)는 동기 검출기(224)를 통해 비트스트림 발생기(210)에서 발생하는 비트스트림을 기입 인에이블신호(WR_EN)와 기입 클럭(WR_CLK)에 따라 기입하고, 기입된 비트스트림을 독출 인에이블신호(RE_EN)와 독출클럭(RE_CLK)에 따라 독출해서 채널 변조기(230)로 전송하고, 기입된 비트스트림이 메모리 영역에 거의 다 채워지면 예를 들어, 8 바이트 메모리 영역만이 남아 있으면 메모리 풀신호(FULL)를 발생한다.

FIFO 제어기(228)는 동기 검출기(224)에서 검출된 MPEG 동기신호(SYNC)와 채널 변조기(230)에서 발생하는 채널 클럭신호(CH_CLK) 및 데이터 유효 신호(VALID)를 이용하여 FIFO 메모리(226)를 제어하고, 앤드게이트(G1)를 통해 비트스트림 발생기(210)로의 외부 클럭신호의 공급을 제어한다.

여기서, 종래의 구조와 구별되는 점은 본 발명은 비트스트림 생성에 필요한 외부 클럭을 단속한다는 점과 비트 레이트 변환을 위한 FIFO 메모리(226)에 필요한 독출 클럭신호와 독출 제어신호를 채널 변조기(230) 내부의 채널 코딩에서 사용되는 채널 클럭신호(CH_CLK)와 데이터 유효 신호(VALID)로서 이용한다는 점이다.

또한, 종래에는 인터페이스(120)가 기준이 되어 MTS 100(110) 및 채널 변조기(130)를 모두 제어하는 구조를 가지므로 MTS 100(110) 및 채널 변조기(130)에서의 데이터 비트의 흐름이 반드시 연속적으로 이루어져야 하는 반면, 본 발명은 실제의 채널 코딩이 이루어지는 채널 변조기(230)가 기준이 되어 비트스트림 발생기(210)의 데이터의 비트 레이트를 변환시키므로 채널 변조기(230))에서 데이터 코딩시 필요에 따라 비트스트림 발생기(210)로부터 비트스트림을 획득할 수 있다.

도 3에 도시된 장치의 동작을 도 4에 도시된 타이밍도를 결부시켜 설명한다.

먼저, 채널 변조기(230)는 도 4의 (a)에 도시된 채널 코딩에서 사용하는 채널 클럭신호(CH_CLK) 및 도 4의 (b)에 도시된 데이터 유효기간을 나타내는 데이터 유효 신호(VALID)를 인터페이스(220)로 전송한다. 이때, 로직 "하이"의 데이터 유효 신호(VALID)는 실제의 정보를 가지는 데이터 비트를 표시해주는 것으로서 이 신호 구간이 바로 도 4의 (c)에 도시된 비트스트림 발생기(210)에서 출력되는 데이터 비트가 위치할 영역이 된다.

한편, 인터페이스(220)의 외부 클럭 발생기(222)에서 발생하는 외부 클럭신호(EXT_CLK)는 채널 변조기(230)의 채널 클럭신호(CH_CLK)보다 약간 높은 주파수를 가지며, 또한, FIFO 제어기(228)에서 발생되는 클럭 제어신호(CLK_CTL)가 로직 "하이"인 구간은 계속 발생되어 비트스트림 발생기(210)의 외부 클럭신호(EXT_CLK)로 입력된다. 비트스트림 발생기(210)가 MTS 100이라면 이 외부 클럭신호(EXT_CLK)는 도 1에 도시된 클럭 입력단(17)에 인가되며, MTS 100은 외부 클럭을 이용하면서 마스터 생성 방식으로 소오스에서 비디오 및 오디오 비트스트림을 생성해서 동기 검출기(224)에 전송한다. 따라서, 비트스트림 발생기(210)는 별도의 PLL회로 없이도 인가되는 외부 클럭신호에 동기하여 비디오 및 오디오 비트스트림을 생성한다.

동기 검출기(224)는 비트스트림 발생기(210)에서 생성되는 비트스트림으로부터 MPEG 동기신호를 찾아 데이터 비트스트림은 FIFO 메모리(226)의 데이터 입력단(DI)에 인가하고, MPEG 동기신호 구간을 나타내는 동기 제어신호는 FIFO 제어기(228)에 인가한다.

FIFO 제어기(228)는 이 동기 제어신호에 따라 기입 제어신호(WR_EN)를 생성하는 데, 즉, 첫 번째 MPEG 동기 제어신호가 인가되면 기입 제어신호(WR_EN)를 "온"시키고, MPEG 동기신호 구간이거나 FIFO 메모리(226)로부터 인가되는 풀신호(FULL)가 "온"되면 기입 인에이블신호(WR_EN)를 "오프"시켜서 FIFO 메모리(226)에 인가하고, 또한 외부 클럭신호(EXT_CLK)와 동일한 주파수를 가지며, 데이터 지연시간에 따라 위상이 조정된 기입 클럭신호(WR_CLK)를 FIFO 메모리(226)에 인가한다.

이와 같은 방식으로 FIFO 메모리(226)의 기입 과정은 이루어지고 FIFO 메모리(226)의 독출 과정과는 상호 영향을 미치지는 않는다.

FIFO 메모리(226)에 기입된 비트스트림의 독출과정은 기입 클럭신호(WR_CLK)보다 주파수가 조금 낮은 독출 클럭신호(RE_CLK)에 의해 이루어진다. FIFO 제어기(228)에서 생성되는 독출 클럭신호(RE_CLK)는 채널 변조기(230)에서 출력되는 채널 클럭신호(CH_CLK)와 동일하고, 독출 제어신호(RE_EN)는 채널 변조기(230)의 데이터 유효 신호(VALID)와 동일하다. FIFO 메모리(226)에서 독출된 비트스트림은 채널 변조기(230)로 인가되어 채널 코딩의 과정을 거치게 된다. 이때, 채널 변조기(230)에서 사용되는 변조 체계는 VSB, OFDM(Orthogonal Frequency Division Multiplexing), QAM(Quadrature Amplitude Modulation), QPSK(Quadrature Phase Shift Keying)와 같은 어느 한 변조 방법으로 한정되는 것은 아니다.

한편, FIFO 메모리(226)에서 데이터 기입 및 독출이 진행되고 있을 때, 메모리 풀신호(FULL)가 FIFO 메모리(226)에서 발생되면 FIFO 제어기(228)는 클럭 제어신호(CLK_CTL)를 앤드게이트(G1)의 일단에 인가하여 타단에 인가되고 있는 외부 클럭 발생기(222)에서 발생하는 외부 클럭신호가 비트스트림 발생기(210)에 인가되지 않도록 제어하면 FIFO 메모리(226)의 데이터 기입이 일시 중지된다.

본 발명에서 제안하는 인터페이스 방식은 채널 변조기(230)에서 출력되는 채널 클럭신호(CH_CLK) 및 데이터 유효 신호(VALID)를 이용하여 비트스트림 발생기(210)로부터 데이터를 획득하게 되므로 FIFO 메모리(210)의 첫 번째 출력 데이터는 한 클럭이 지연된 채널 클럭신호(CH_CLK)의 두 번째 클럭에서 독출된다. 이러한 지연시간을 보상하기 위해서는 FIFO 메모리(226)에 데이터를 처음 기입하는 시점을 첫 MPEG 동기신호 다음의 두 번째 데이터 비트부터 기입하면 된다.

한편, 본 발명의 채널 변조기(230)에서 발생되는 데이터 유효 신호(VALID)는 순수 데이터 구간만을 나타낼 수도 있고, 동기신호를 포함할 수도 있다. 예를 들어, 채널 변조기(230)에서 처리되는 신호가 8-VSB 신호일 경우 유효 신호 구간은 세그먼트 동기신호 포함 여부에 따라 187*8비트가 될 수도 있고, 188*8 비트가 될 수도 있다. 만일 데이터 유효 신호(VALID)에 동기신호가 포함될 경우, FIFO 메모리(226)의 독출 인에이블신호(RE_EN)는 데이터 유효 신호(VALID) 구간에서 동기신호(세그먼트 동기신호) 구간을 제외한 순수 데이터 구간으로 변경되어야 한다.

상술한 바와 같이, 본 발명의 인터페이스 장치는 종래의 인터페이스장치에서 요구되는 비트스트림 발생기에서 생성된 비트스트림의 비트 레이트 주파수와 채널 변조기에 입력되는 비트스트림의 비트 레이트 주파수의 비를 정확하게 유지하기 위한 클럭신호들을 발생시키지 않아도 된다.

또한, 본 발명의 FIFO 메모리(226)는 채널 클럭신호(CH_CLK)와 데이터 유효 신호(VALID)를 각각 독출 클럭신호와 독출 인에이블신호로서 사용하므로 FIFO 메모리(226)는 각종 동기신호와 패리티와 같은 부가비트들을 위한 빈 영역을 두지 않고 그대로 비트스트림 발생기(210)에서 생성된 비트스트림을 기입하고, 기입된 비트스트림을 독출하면 되므로 메모리를 효율적으로 사용하고 용이하게 제어할 수 있다. 또한, 본 발명의 비스트스트림 발생기(210)는 마스터 생성 모드에서 외부 클럭신호를 사용해서 비트스트림을 발생하므로 별도의 PLL 회로를 구비하지 않아도 된다.

본 발명은 비트스트림 발생기를 이용하는 모든 디지털 방송 시스템에서 효율적으로 채널 변조기와의 인터페이스가 가능한 효과가 있다.

또한, 본 발명은 채널 변조기에서 사용되는 채널 클럭신호를 비트스트림 획득에 사용하므로 비트 레이트 변환을 위한 FIFO 메모리의 제어가 간단하고, 비트스트림 발생기와 채널변조기 두 장치간의 동기를 용이하게 맞출수 있다.

Claims (21)

1. 비트스트림을 발생하는 비트스트림 발생기와 상기 비트스트림을 채널 클럭신호에 의해 획득하는 채널 변조기를 인터페이스하는 장치에 있어서:

   상기 비트스트림의 발생을 위한 외부 클럭신호를 발생하는 클럭 발생기;

   상기 비트스트림을 기입 클럭신호에 따라 기입하고 기입된 비트스트림을 독출 클럭신호에 따라 독출해서 상기 비트스트림의 비트 레이트를 변환하는 레이트 변환기; 및

   상기 외부 클럭신호를 상기 기입 클럭신호로, 상기 채널 클럭신호를 상기 독출 클럭신호로 상기 레이트 변환기에 공급하고, 상기 비트스트림 발생기에 공급되는 상기 외부 클럭신호를 단속하는 클럭 공급 제어기를 포함함을 특징으로 하는 인터페이스 장치.
2. 제1항에 있어서, 상기 외부 클럭신호는 상기 채널 클럭신호보다 주파수가 높은 클럭신호임을 특징으로 하는 인터페이스 장치.
3. 제1항에 있어서, 상기 레이트 변환기는 상기 외부 클럭신호에 따라 상기 비트스트림을 기입하고, 상기 비트스트림이 메모리 영역에 거의 다 채워지면 제어신호를 발생하는 FIFO 메모리로 되어 있는 것을 특징으로 하는 인터페이스 장치.
4. 제3항에 있어서, 상기 클럭 공급 제어기는 상기 제어신호에 따라 상기 비트스트림 발생기로의 상기 외부 클럭신호의 공급을 차단하는 것을 특징으로 하는 인터페이스 장치.
5. 제1항에 있어서, 상기 비트스트림 발생기는 외부 클럭신호에 따라 비디오 및 오디오 비트스트림을 마스터 생성 모드에서 발생하는 것을 특징으로 하는 인터페이스 장치.
6. 비트스트림을 발생하는 비트스트림 발생기와 상기 비트스트림을 채널 클럭신호와 데이터 유효 신호를 이용하여 획득하는 채널 변조기를 인터페이스하는 장치에 있어서:

   상기 비트스트림 생성을 위한 외부 클럭신호를 발생하는 클럭발생기;

   상기 비트스트림으로부터 동기신호를 검출해서 동기신호 구간임을 나타내는 동기 제어신호를 발생하는 동기 검출기;

   상기 비트스트림을 기입 제어신호와 기입 클럭신호에 따라 기입하고, 기입된 비트스트림을 독출 제어신호와 독출 클럭신호에 따라 독출해서 상기 비트스트림의 비트 레이트를 변환하고, 상기 비트스트림이 메모리 영역에 거의 다 기입되면 제어신호를 발생하는 레이트 변환기; 및

   상기 외부 클럭신호를 상기 기입 클럭신호로, 상기 채널 클럭신호를 상기 독출 클럭신호로 제공하고, 상기 동기 제어신호에 근거한 기입 제어신호와 상기 데이터 유효 신호에 근거한 독출 제어신호를 생성하고, 상기 제어신호에 따라 상기 비트스트림 발생기로의 상기 외부 클럭신호의 공급을 제어하는 제어기를 포함함을 특징으로 하는 인터페이스 장치.
7. 제6항에 있어서, 상기 제어기는 상기 제어신호에 따라 상기 비트스트림 발생기로의 상기 외부 클럭신호의 공급을 차단하는 로직 회로를 더 포함하는 것을 특징으로 하는 인터페이스 장치.
8. 제6항에 있어서, 상기 외부 클럭신호는 상기 채널 클럭신호보다 주파수가 높은 클럭신호임을 특징으로 하는 인터페이스 장치.
9. 제6항에 있어서, 상기 비트스트림 발생기는 상기 외부 클럭신호에 따라 비디오 및 오디오 비트스트림을 마스터 생성 모드에서 발생하는 것을 특징으로 하는 인터페이스 장치.
10. 제6항에 있어서, 상기 제어기는 상기 첫 번째 동기 제어신호에 따라 액티브되고, 상기 동기신호와 상기 제어신호의 액티브 구간에는 비액티브한 기입 제어신호를 발생시키고, 상기 데이터 유효 신호에 근거하여 순수 데이터 기간에만 액티브한 독출 제어신호를 발생시키는 것을 특징으로 인터페이스 장치.
11. 제10항에 있어서, 상기 레이트 변환기는 상기 외부 클럭신호와 기입 제어신호에 따라 상기 비트스트림을 메모리의 빈영역없이 그대로 기입하고, 상기 채널 클럭신호와 독출 제어신호에 따라 기입된 비트스트림을 독출하는 FIFO 메모리로 되어 있는 것을 특징으로 하는 인터페이스 장치.
12. 비트스트림을 발생하는 비트스트림 발생기와 상기 비트스트림을 채널 클럭신호에 의해 획득하는 채널 변조기를 인터페이스하는 방법에 있어서:

    (a) 상기 비트스트림의 발생을 위한 외부 클럭신호를 발생하는 단계;

    (b) 상기 비트스트림을 기입 클럭신호에 따라 기입하고 기입된 비트스트림을 독출 클럭신호에 따라 독출해서 상기 비트스트림의 비트 레이트를 변환하는 단계; 및

    (c) 상기 외부 클럭신호를 상기 기입 클럭신호로, 상기 채널 클럭신호를 상기 독출 클럭신호로 공급하고, 상기 외부 클럭신호의 공급을 제어하는 단계를 포함함을 특징으로 하는 인터페이스 방법.
13. 제12항에 있어서, 상기 외부 클럭신호는 상기 채널 클럭신호보다 주파수가 높은 클럭신호임을 특징으로 하는 인터페이스 방법.
14. 제12항에 있어서, 상기 (b)단계에서는,

    상기 외부 클럭신호에 따라 상기 비트스트림의 기입된 데이터량을 나타내는 제어신호를 발생하는 단계를 더 포함함을 특징으로 하는 인터페이스 방법.
15. 제14항에 있어서, 상기 (c)단계에서는,

    상기 제어신호에 따라 상기 외부 클럭신호의 공급을 차단하는 것을 특징으로 하는 인터페이스 방법.
16. 제12항에 있어서, 마스터 생성 모드에서 상기 외부 클럭신호에 따라 비디오 및 오디오 비트스트림이 발생되는 것을 특징으로 하는 인터페이스 방법.
17. 비트스트림을 발생하는 비트스트림 발생기와 상기 비트스트림을 채널 클럭신호와 데이터 유효 신호에 의해 획득하는 채널 변조기를 인터페이스하는 방법에 있어서:

    (a) 상기 비트스트림 생성을 위한 외부 클럭신호를 발생하는 단계;

    (b) 상기 비트스트림으로부터 동기신호를 검출해서 동기신호 구간임을 나타내는 동기 제어신호를 발생하는 단계;

    (c) 상기 비트스트림을 기입 제어신호와 기입 클럭신호에 따라 기입하고 기입된 비트스트림을 독출 제어신호와 독출 클럭신호에 따라 독출해서 상기 비트스트림의 비트 레이트를 변환하고, 상기 비트스트림의 기입된 데이터량을 나타내는 제어신호를 발생하는 단계; 및

    (d) 상기 외부 클럭신호를 상기 기입 클럭신호로, 상기 채널 클럭신호를 상기 독출 클럭신호로 제공하고, 상기 동기 제어신호에 근거한 기입 제어신호와 상기 데이터 유효 신호에 근거한 독출 제어신호를 생성하고, 상기 제어신호에 따라 상기 외부 클럭신호의 공급을 제어하는 단계를 포함함을 특징으로 하는 인터페이스 방법.
18. 제17항에 있어서, 상기 외부 클럭신호는 상기 채널 클럭신호보다 주파수가 높은 클럭신호임을 특징으로 하는 인터페이스 방법.
19. 제17항에 있어서, 마스터 생성 모드에서 상기 외부 클럭신호에 따라 비디오 및 오디오 비트스트림이 발생되는 것을 특징으로 하는 인터페이스 방법.
20. 제17항에 있어서, 상기 (c)단계에서는,

    상기 외부 클럭신호와 상기 기입 제어신호에 따라 별도의 부가 비트를 위한 더미 데이터를 기입하지 않고 상기 비트스트림을 그대로 기입하고, 상기 채널 클럭신호와 상기 독출제어신호에 따라 기입된 비트스트림을 독출하는 것을 특징으로 하는 인터페이스 방법.
21. 제17항에 있어서, 상기 (d)단계에서는,

    상기 첫 번째 동기 제어신호에 따라 액티브되고, 상기 동기신호와 상기 제어신호의 액티브 구간에는 비액티브한 기입 제어신호를 발생시키고, 상기 데이터 유효 신호에 근거하여 순수 데이터 기간에만 액티브한 독출 제어신호를 발생시키는 것을 특징으로 인터페이스 방법.