KR19990032516U

KR19990032516U - Semiconductor leadframe

Info

Publication number: KR19990032516U
Application number: KR2019970045273U
Authority: KR
Inventors: 백승동
Original assignee: 유무성; 삼성항공산업 주식회사
Priority date: 1997-12-31
Filing date: 1997-12-31
Publication date: 1999-07-26

Abstract

몰딩시 수지보호막과 반도체 칩이 탑재된 패드와의 접착력이 향상될 수 있도록 된 반도체 리드프레임이 개시되어 있다.Disclosed is a semiconductor lead frame in which adhesion between a resin protective film and a pad on which a semiconductor chip is mounted can be improved during molding.

이 반도체 리드프레임은 반도체 칩을 탑재하여 정적인 상태를 유지하며 몰딩시 수지보호막과의 접착력이 높아지도록 그 저면에 소정 간격으로 에칭 형성된 다수의 선형 형상의 딤플을 구비하여 딤플의 면적이 극대화 된 패드와, 패드에 탑재되는 반도체 칩과 와이어 본딩에 의해 연결되는 내부 리이드와, 내부 리이드 외부 회로와 연결하기 위한 외부 리이드를 포함하는 것을 특징으로 한다.The semiconductor lead frame is equipped with a semiconductor chip to maintain a static state and has a plurality of linear dimples etched at predetermined intervals on the bottom thereof to increase adhesion to the resin protective film during molding. And an inner lead connected to the semiconductor chip mounted on the pad by wire bonding, and an outer lead connected to the inner lead external circuit.

이와 같은 반도체 리드프레임은 패드의 저면에 딤플이 그 면적이 극대화되도록 형성되므로, 몰딩시 수지보호막과의 접착력이 향상되어 열처리 등의 후 공정시에 반도체 패키지에 균열이 발생되지 않는다.Since the semiconductor lead frame is formed such that the area of the dimple is maximized on the bottom surface of the pad, adhesion to the resin protective film is improved during molding, so that cracks do not occur in the semiconductor package during the post-treatment process.

Description

Semiconductor leadframe

본 고안은 반도체 리드프레임에 관한 것으로, 상세하게는 몰딩시 수지보호막과 반도체 칩이 탑재된 패드와의 접착력이 향상될 수 있도록 된 반도체 리드프레임에 관한 것이다.The present invention relates to a semiconductor lead frame, and more particularly, to a semiconductor lead frame in which adhesion between a resin protective film and a pad on which a semiconductor chip is mounted can be improved during molding.

반도체 리드프레임(lead frame)은 반도체 칩과 함께 반도체 패키지를 이루는 핵심구성요소의 하나로서, 반도체 패키지의 내부와 외부를 연결해주는 도선(lead)의 역할과, 반도체 칩을 지지해 주는 지지체 역할을 동시에 수행한다. 이러한 반도체 리드프레임은 반도체 칩의 고밀도화, 고집적화 및 기판 실장의 방법 등에 따라 다양한 형상으로 제작될 수 있다.The semiconductor lead frame is one of the core components of the semiconductor package together with the semiconductor chip, and serves as a lead connecting the inside and the outside of the semiconductor package and a support supporting the semiconductor chip. Perform. Such a semiconductor lead frame may be manufactured in various shapes according to a method of densification, high integration, and substrate mounting of a semiconductor chip.

도 1은 반도체 리드프레임의 일예를 개략적으로 보인 평면도이다.1 is a plan view schematically showing an example of a semiconductor lead frame.

도면을 참조하면, 반도체 리드프레임은 기억소자인 반도체 칩(11)을 탑재하여 정적인 상태로 유지하여 주는 패드(12)와, 반도체 칩(11)과 와이어 본딩에 의해 연결되는 내부 리이드(13) 및 외부 회로와의 연결을 위한 외부 리이드(14)를 포함하여 구성된다.Referring to the drawings, a semiconductor lead frame includes a pad 12 mounted on a semiconductor chip 11, which is a memory device, and held in a static state. And an external lead 14 for connection with an external circuit.

상기 패드(12)는 타이바(15)가 연결되어 지지되며, 내부리드(13)에는 테이프(16)가 부착되어 내부리드(13)의 변형을 방지하며 지지한다.The pad 12 is supported by the tie bar 15 is connected, the tape 16 is attached to the inner lead 13 to prevent and support the deformation of the inner lead (13).

상기한 바와 같은 반도체 리드프레임은 반도체 칩(11)과의 조립 공정 및 수지 보호막 몰딩공정 등을 거쳐서 반도체 패키지로 제작된다.The semiconductor lead frame as described above is manufactured into a semiconductor package through an assembly process with the semiconductor chip 11 and a resin protective film molding process.

이때, 상기 패드(12)의 저면 즉, 반도체 칩(11)이 탑재되는 면의 반대면에는 도 2에 도시된 바와 같이, 몰딩시 수지 보호막과의 접착력을 높이기 위해 소정 피치로 딤플(dimple,17)이 마련되어 있다. 이 딤플(17)은 도시된 바와 같이, 에칭 공정에 의해 그 단면형상이 V-그루브 나 U-그루브 형태인 다수의 원형(17a)으로 형성된다. 이와 같은 딤플(17)은 패드(12)의 저면에 소정 피치 예컨대, 0.3mm 간격으로 배치된다.In this case, as shown in FIG. 2, the bottom surface of the pad 12, that is, the surface opposite to the surface on which the semiconductor chip 11 is mounted, is dimpled at a predetermined pitch to increase adhesion to the resin protective film during molding. ) Is provided. As shown, this dimple 17 is formed into a plurality of circles 17a whose cross-sectional shape is in the form of a V-groove or a U-groove by an etching process. Such dimples 17 are arranged on the bottom of the pad 12 at predetermined pitches, for example, at intervals of 0.3 mm.

그러나, 상기한 바와 같은 반도체 리드프레임에서 패드(12)의 저면에 대해 딤플(17)이 차지하는 면적이 작기 때문에 몰딩시 패드(12)와 수지 보호막과의 접착력이 약하고, 이에 따라 열처리 등의 후 공정시에 패드(12)와 수지 보호막 사이에 기포 등이 생겨 반도체 패키지에 균열이 발생할 수 있다.However, since the area occupied by the dimple 17 with respect to the bottom surface of the pad 12 is small in the semiconductor lead frame as described above, the adhesive force between the pad 12 and the resin protective film is weak during molding, and thus a post-process such as heat treatment. At the time, bubbles or the like may be generated between the pad 12 and the resin protective film to cause cracks in the semiconductor package.

본 고안은 상기한 바와 같은 문제점을 해결하기 위하여 안출된 것으로, 패드의 저면에서 딤플이 차지하는 면적을 극대화할 수 있도록 구조가 개선된 반도체 리드프레임을 제공하는데 그 목적이 있다.An object of the present invention is to provide a semiconductor lead frame having an improved structure to maximize the area occupied by dimples on the bottom surface of a pad.

도 1은 반도체 리드프레임의 일예를 개략적으로 보인 평면도,1 is a plan view schematically showing an example of a semiconductor lead frame;

도 2는 반도체 리드프레임에 채용되는 종래의 패드를 개략적으로 보인 도면,2 is a view schematically showing a conventional pad employed in a semiconductor lead frame,

도 3은 본 고안의 제1실시예에 따른 반도체 리드프레임의 패드를 개략적으로 보인 도면,3 is a schematic view of a pad of a semiconductor lead frame according to a first embodiment of the present invention;

도 4는 본 고안의 제2실시예에 따른 반도체 리드프레임의 패드를 개략적으로 보인 도면,4 is a schematic view of a pad of a semiconductor lead frame according to a second embodiment of the present invention;

도 5는 본 고안의 제3실시예에 따른 반도체 리드프레임의 패드를 개략적으로 보인 도면.5 is a schematic view of a pad of a semiconductor leadframe according to a third embodiment of the present invention;

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

11...반도체 칩 12...패드11 ... semiconductor chip 12 ... pad

13...내부 리이드 14...외부 리이드13 ... inner lead 14 ... outer lead

20,30,40...딤플 20a,30a...제1 및 제2스트라이프20,30,40 ... dimples 20a, 30a ... first and second stripe

40a...환형의 패턴40a ... annular pattern

상기 목적을 달성하기 위한 본 고안에 따른 반도체 리드프레임은, 반도체 칩을 탑재하여 정적인 상태를 유지하며 몰딩시 수지보호막과의 접착력이 높아지도록 그 저면에 소정 간격으로 에칭 형성된 다수의 선형 형상의 딤플을 구비하여, 상기 딤플의 면적이 극대화 된 패드와; 상기 패드에 탑재되는 상기 반도체 칩과 와이어 본딩에 의해 연결되는 내부 리이드와; 상기 내부 리이드 외부 회로와 연결하기 위한 외부 리이드;를 포함하는 것을 특징으로 한다.The semiconductor lead frame according to the present invention for achieving the above object is a plurality of linear dimples formed by etching at a predetermined interval on the bottom surface of the semiconductor chip to maintain a static state and to increase the adhesive strength with the resin protective film during molding With a pad and the area of the dimple is maximized; An inner lead connected to the semiconductor chip mounted on the pad by wire bonding; And an external lead for connecting with the internal lead external circuit.

여기서, 상기 선형 형상의 딤플은 상기 패드의 저면에 에칭 형성된 다수의 제1스트라이프와 이 제1스트라이프에 교차되게 소정 간격으로 에칭 형성된 다수의 제2스트라이프를 포함하여 격자무늬를 이루며, 상기 제1 및 제2스트라이프의 교차부가 보다 깊이 에칭된 것이 바람직하다.Here, the linear dimple includes a plurality of first stripes etched on the bottom surface of the pad and a plurality of second stripes etched at predetermined intervals to intersect the first stripe to form a lattice pattern. It is preferable that the intersection of the second stripes be etched deeper.

한편, 상기 선형 형상의 딤플은 상기 패드의 저면에 동중심에 대해 다수의 곡선형 패턴이 소정 간격으로 에칭 형성되어 이루어질 수 있다.On the other hand, the linear dimple may be formed by etching a plurality of curved patterns at predetermined intervals about the same center on the bottom surface of the pad.

여기서, 상기 딤플은 동중심에 대해 다수의 환형 패턴이 소정 간격으로 에칭 형성되어 이루어진 것이 바람직하다.Here, the dimple is preferably formed by etching a plurality of annular patterns at predetermined intervals about the same center.

이하, 첨부된 도면들을 참조하면서 본 고안에 따른 바람직한 실시예들을 상세히 설명한다. 여기서 도 1과 동일 참조부호는 동일 기능을 하는 동일 부재를 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Here, the same reference numerals as in FIG. 1 denote the same members having the same function.

도 3은 본 고안의 제1 실시예에 따른 반도체 리드프레임의 패드(12)를 개략적으로 보인 도면이다.3 is a schematic view of a pad 12 of a semiconductor lead frame according to a first embodiment of the present invention.

도면을 참조하면, 반도체 리드프레임의 패드(12)는 도 1을 참조하여 설명한 반도체 리드프레임에 채용된다. 상기 패드(12)는 반도체 칩(11)을 탑재하여 정적인 상태를 유지하며 몰딩시 수지보호막과의 접착력을 높이기 위해 그 저면에 소정 간격으로 에칭 형성된 선형 형상의 딤플(20)을 귑한다.Referring to the drawings, the pad 12 of the semiconductor lead frame is employed in the semiconductor lead frame described with reference to FIG. The pad 12 has a semiconductor chip 11 mounted thereon to maintain a static state, and the dimples 20 having a linear shape etched at predetermined intervals are etched on their bottoms to increase adhesion to the resin protective film during molding.

이 선형 형상의 딤플(20)은 상기 패드(12)의 저면상에 일 방향 예컨대, 가로방향으로 다수의 제1스트라이프(20a)가 소정 간격으로 배치되도록 에칭 즉, 반에칭함으로써 형성된다.The linear dimples 20 are formed by etching or semi-etching the plurality of first stripes 20a in one direction, for example, in the horizontal direction, on the bottom surface of the pad 12 at predetermined intervals.

이와 같이 마련된 딤플(20)은 상기 패드(12)의 저면상에 그 면적이 극대화되도록 형성될 수 있다.The dimple 20 provided as described above may be formed on the bottom surface of the pad 12 to maximize its area.

도 4는 본 고안의 제2실시예에 따른 반도체 리드프레임의 패드(12)를 개략적으로 보인 도면이다. 상기 패드(12)는 반도체 칩(11)을 탑재하여 정적인 상태를 유지하며 몰딩시 수지보호막과의 접착력을 높이기 위해 그 저면에 격자무늬로 에칭 형성된 딤플(30)을 구비한다.4 is a schematic view of a pad 12 of a semiconductor lead frame according to a second embodiment of the present invention. The pad 12 is equipped with a semiconductor chip 11 to maintain a static state and has a dimple 30 etched in a lattice pattern on the bottom thereof to increase adhesion to the resin protective film during molding.

상기 딤플(30)은 도 3을 참조하여 설명한 본 고안의 제1실시예와 마찬가지로 패드(12)의 저면상에 일 방향 예컨대, 가로방향으로 다수의 제1스트라이프(20a)가 소정 간격으로 배치되도록 에칭 즉, 반에칭한 다음, 상기 제1스트라이프(20a)와 교차되는 방향 즉, 세로방향으로 다수의 제2스트라이프(30a)가 소정 간격으로 배치되도록 에칭 즉, 반에칭함으로써 형성된다. 이때, 상기 제1 및 제2스트라이프(20a)(30a)의 교차부(31)는 두 번 에칭되므로 비교차부(32)보다 깊이 에칭된다.Similar to the first embodiment of the present invention described with reference to FIG. 3, the dimples 30 are arranged such that a plurality of first stripes 20a are disposed at predetermined intervals in one direction, for example, in a horizontal direction, on the bottom surface of the pad 12. Etching, that is, half etching, and then etching, or half etching, so that a plurality of second stripes 30a are arranged at predetermined intervals in a direction crossing the first stripe 20a, that is, in a longitudinal direction. At this time, since the intersection 31 of the first and second stripe 20a and 30a is etched twice, it is more deeply etched than the comparison portion 32.

이와 같이 마련된 딤플(30)은 상기 패드(12)의 저면상에 그 면적이 극대화되도록 형성될 수 있으므로 몰딩시 수지보호막과의 접착력이 높아진다. 또한, 상기 교차부(31)에서의 에칭 깊이가 깊어져 접착력이 향상된다.Since the dimple 30 provided as described above may be formed on the bottom surface of the pad 12 to maximize its area, adhesion to the resin protective film is increased during molding. In addition, the depth of etching at the intersection portion 31 is deep, thereby improving the adhesive force.

도 5는 본 고안의 제3실시예에 따른 반도체 리드프레임의 패드(12)를 개략적으로 보인 도면이다.5 is a schematic view showing a pad 12 of a semiconductor lead frame according to a third embodiment of the present invention.

도면을 참조하면, 반도체 리드프레임의 패드(12)는 도 1을 참조하여 설명한 반도체 리드프레임에 채용된다. 상기 패드(12)는 반도체 칩(11)을 탑재하여 정적인 상태를 유지하며 몰딩시 수지보호막과의 접착력을 높이기 위해 그 저면에 동중심(concentricity)에 대해 다수의 곡선형 패턴이 소정 간격으로 에칭 형성되어 이루어진 딤플(40)을 구비한다.Referring to the drawings, the pad 12 of the semiconductor lead frame is employed in the semiconductor lead frame described with reference to FIG. The pad 12 has a semiconductor chip 11 mounted thereon to maintain a static state, and a plurality of curved patterns are etched at predetermined intervals with respect to concentricity on the bottom thereof to increase adhesion to the resin protective film during molding. It is provided with a dimple 40 formed.

이때, 상기 딤플(40)은 도시된 바와 같이, 동중심에 대해 소정 간격으로 에칭 형성된 다수의 환형 패턴(40a)으로 이루어질 수 있다.In this case, the dimple 40 may be formed of a plurality of annular patterns 40a which are etched at predetermined intervals with respect to the same center.

이와 같이 마련된 딤플(40)은 상기 패드(12)의 저면상에 그 면적이 극대화되도록 형성할 수 있으므로, 몰딩시 수지보호막과의 접착력이 높아진다.Since the dimple 40 provided as described above may be formed on the bottom surface of the pad 12 to maximize its area, adhesion to the resin protective film is increased during molding.

이때, 상기 딤플(40)은 몰딩시 상기 딤플(40)과 수지보호막과의 접착력이 상승되도록 에칭 깊이가 상기 동중심으로부터 멀어질수록 점점 증가 또는 감소하도록 마련되는 것이 바람직하다.At this time, the dimple 40 is preferably provided to increase or decrease gradually as the etching depth is far from the center of the center so that the adhesion between the dimple 40 and the resin protective film is increased during molding.

상기한 바와 같은 본 고안에 따른 반도체 리드프레임은 패드의 저면에 딤플이 그 면적이 극대화되도록 형성되므로, 몰딩시 수지보호막과의 접착력이 향상되어 열처리 등의 후 공정시에 반도체 패키지에 균열이 발생되지 않는다.Since the semiconductor lead frame according to the present invention as described above is formed so that the area of the dimple is maximized on the bottom of the pad, adhesion to the resin protective film is improved during molding, so that cracks do not occur in the semiconductor package during the post-treatment process. Do not.

Claims

A pad having a plurality of linear dimples etched at predetermined intervals on the bottom thereof so as to maintain a static state by mounting a semiconductor chip and to increase adhesion to the resin protective film during molding;

An inner lead connected to the semiconductor chip mounted on the pad by wire bonding;

And an external lead for connecting with the internal lead external circuit.

The dimple of claim 1, wherein the linear dimple includes a plurality of first stripes etched on the bottom of the pad and a plurality of second stripes etched at predetermined intervals to intersect the first stripe to form a grid pattern. And the intersection of the first and second stripes is more deeply etched.

The semiconductor lead frame according to claim 1, wherein the linear dimple is formed by etching a plurality of curved patterns at predetermined intervals about the same center on the bottom surface of the pad.

The semiconductor lead frame according to claim 3, wherein the dimple is formed by etching a plurality of annular patterns at predetermined intervals with respect to the same center.