KR19990029592A - 회로기판과 박형 전원장치 - Google Patents

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KR19990029592A
KR19990029592A KR1019980036752A KR19980036752A KR19990029592A KR 19990029592 A KR19990029592 A KR 19990029592A KR 1019980036752 A KR1019980036752 A KR 1019980036752A KR 19980036752 A KR19980036752 A KR 19980036752A KR 19990029592 A KR19990029592 A KR 19990029592A
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요시또 사사끼
에이지 우메쯔
다까시 하따나이
아끼히로 마끼노
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가타오카 마사타카
알프스 덴키 가부시키가이샤
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Abstract

2 장의 회로기판이 그 두께방향으로 병설됨과 동시에 기계적, 전기적으로 접속되어 있고, 상기 2 장의 회로기판 각각의 내면측에는 복수의 전자부품이 실장되고, 상기 2 장의 회로기판의 내면과 상기 복수의 전자부품으로 구성되는 요철이 상기 2 장의 회로기판에서 각각 서로 상이하게 되도록 상기 복수의 전자부품이 배치되어 있는 회로기판 및 이 회로기판을 사용한 박형 전원장치.

Description

회로기판과 박형 전원장치
본 발명은 종래의 것보다 점유면적, 점유체적을 감소시킨 회로기판 및 이것을 응용한 박형 전원장치에 관한 것이다.
전자부품을 회로기판에 실장할 경우, 종래의 전자부품은 단단한 기판의 일면에 배치되도록 이루어져 있었다. 따라서, 아무리 전자부품의 레이아웃을 고안해도 전자부품의 크기는 변경할 수 없기 때문에, 기판의 크기 그 자체를 작게 하는 데에는 한계가 있었다.
특히 전원장치에 있어서는, 도 6 에 나타내는 바와 같이 권선인덕터 (51) 나 트랜스 등의 다른 전자부품과 비교하여 높이가 있는 전자부품을 사용하여야만 하며, 이들을 설치함으로써 전자기기내에서의 기판 (50) 이 점유하는 체적이 증대된다는 문제점이 있었다.
근래에는 전자기기의 소형화, 박형화의 경향이 한층 더 강해져서, 전자기기내에서의 기판이 점유하는 체적을 감소시키려는 요구가 높아지고 있다.
상기한 점을 감안하여 본 발명은 종래의 것보다 점유면적, 점유체적을 감소시킨 회로기판 및 이것을 응용한 박형 전원장치를 제공하는 것을 목적으로 한다.
도 1 은 본 발명의 회로기판 및 이것을 사용한 박형 전원장치의 일례를 나타내는 사시도이다.
도 2 는 본 발명의 회로기판 및 이것을 사용한 박형 전원장치의 일례를 나타내는 단면도이다.
도 3 은 본 발명의 회로기판 및 이것을 사용한 박형 전원장치의 다른 일례를 나타내는 단면도이다.
도 4 는 박막상의 자성체를 사용하여 작성된 인덕터 (평면형 자기소자) 의 구조예를 나타내는 것으로서, 도 4a 는 평면도, 도 4b 는 도 4a 의 A-A 선 단면도이다.
도 5 는 박막상의 자성체를 사용하여 구성된 트랜스의 구조예를 나타내는 것으로서, 도 5a 는 평면도, 도 5b 는 도 5a 의 B-B 선 단면도이다.
도 6 은 종래의 전원장치의 일례를 나타내는 사시도이다.
*도면의 주요부분에 대한 부호의 설명*
1, 31, 40 : 기판 2,13 : 플렉시블 기판 3,14 : 접속부
4,15 : 전자부품 11 : 하부기판 12 : 상부기판
32 : 산화막 33,37,43,51 : 자성막
34,36,44,45,48 : 절연막 35 : 평면코일
38, 41, 47, 50, 52 : 취출전극 46 : 1차코일 49 : 2차코일
제 1 발명에 관한 회로기판은 2 장의 회로기판이 그 두께방향으로 병설됨과 동시에 기계적, 전기적으로 접속되어 있고, 상기 2 장의 회로기판 각각의 내면측에는 복수의 전자부품이 실장되고, 상기 2 장의 회로기판의 내면과 상기 복수의 전자부품으로 구성되는 요철이 상기 2 장의 회로기판에서 각각 서로 상이하게 되도록 상기 복수의 전자부품이 배치되어 있다.
또한, 제 2 발명에 관한 회로기판은, 회로기판 중 1 장이 필름상의 플렉시블 기판인 것이 바람직하다.
제 2 발명에 관한 박형 전원장치는, 회로기판상에 박막상의 자성체를 갖는 트랜스 혹은 인덕터가 형성되어 있다.
또한, 제 2 발명에 관한 박형 전원장치는, 바람직하게는 박막상의 자성체가 Co, Fe, Ni 중 1 종 또는 2 종 이상에서 선택된 원소 T 를 주체로 하는 체심입방구조, 면심입방구조 혹은 양자가 혼재한 평균결정입경 30 ㎚ 이하의 결정상과, 이들 결정상을 둘러싸는 Ti, Zr, Hf, Nb, Ta, Mo, W 와 Y, Ce 등의 희토류원소 중 1 종 또는 2 종 이상으로 이루어지는 원소 M, O 혹은 원소 M 의 산화물을 주체로 하는 비정질상으로 이루어진다.
제 2 발명에 관한 박형 전원장치는, 바람직하게는 상기 박막상 자성체의 결정상에 Pd, Mn, Al 에서 선택되는 1 종 또는 2 종 이상의 원소 T' 를 포함한다.
제 2 발명에 관한 박형 전원장치는, 더욱 바람직하게는 상기 박막상 자성체의 비결정상에 N, B, C 에서 선택되는 1 종 또는 2 종 이상의 원소 Q 를 포함한다.
제 2 발명에 관한 박형 전원장치는, 바람직하게는 상기 박막상 자성체의 비저항이 200 μΩ·㎝ 이상이다.
또한, 제 2 발명에 관한 박형 전원장치는, 바람직하게는 박막상 자성체의 100 ㎒ 에 있어서의 투자율의 실수부 (μ') 가 100 이상이다.
제 2 발명에 관한 박형 전원장치는, 박막상 자성체가 하기 조성식으로 표시되는 것이 바람직하다.
TxT'yMzOwQt
단, 조성비를 나타내는 x, y, z, w, t 는 원자% 로 0 ≤ y ≤ 30, 5 ≤ z ≤ 40, 0 ≤ w ≤ 40, 0 ≤ t ≤ 40 의 관계를 만족하고, 잔부는 x 와 불가피(不可避)불순물이다.
그 중에서도 w 가 원자% 로 10 ≤ w ≤ 40 인 것이 바람직하다.
본 발명에 관한 박형 전원장치는, 상기 박막상의 자성체를 갖는 트랜스 혹은 인덕터가 기판상에 스파이럴상의 평면코일과 절연막과 박막상의 자성체가 적층되어 이루어진다.
발명의 실시형태
이하, 도면에 따라 본 발명에 대하여 상세하게 설명하는데, 본 발명은 이들 실시형태예로만 한정되는 것은 아니다.
도 1 은 본 발명에 관한 실시형태의 일례를 나타내는 사시도, 도 2 는 단면도이고, 도면 중에서 부호 1 은 기판, 부호 2 는 플렉시블 기판, 부호 3 은 접속부, 부호 4 는 전자부품이다.
본 실시형태에 있어서는, 기판 (1) 과 플렉시블 기판 (2) 은 그 두께방향으로 병설되어 있고, 플렉시블 기판 (2) 은 그 일단이 구부러지며, 접속부 (3) 에서 기판 (1) 에 고정됨과 동시에 상호간의 회로가 전기적으로 접속되어 있다. 기판 (1) 및 플렉시블 기판 (2) 의 대향면상에는 각각 복수의 전자부품 (4,4,…) 이 기판 (1) 및 플렉시블 기판 (2) 의 내면과 전자부품 (4,4,…) 으로 구성되는 요철이 각각 서로 상이하게 되도록 부착되어 있다.
상기와 같은 구성으로 함으로써, 본래 기판 (1) 에 부착되어 있던 전자부품 (4,4,…) 을 플렉시블 기판 (2) 으로 이동시킨 분량만큼 기판 (1) 의 면적을 감소시킬 수 있다.
기판 (1) 에 실장한 전자부품 (4,4,…) 과 플렉시블 기판 (2) 에 실장한 전자부품 (4,4,…) 은, 기판 (1) 및 플렉시블 기판 (2) 의 내면과, 전자부품 (4,4,…) 으로 구성되는 요철이 각각 서로 상이하게 되도록 부착되어 있기 때문에, 기판 (1) 과 플렉시블 기판 (2) 이 두께방향으로 병설되어 있어도 전체 두께는 각각의 기판을 단독으로 사용한 경우와 크게 달라지는 경우는 없다.
예를 들면, 플렉시블 기판 (2) 에 실장하는 전자부품을 전원장치 관련의 것으로 통합함으로써, 플렉시블 기판 (2) 상에 전원장치를 형성할 수 있다. 이 때, 전원장치에 사용하는 트랜스 또는 인덕터를 박막상의 자성체로 이루어지는 것으로 함으로써 박형의 전원장치를 얻을 수 있다.
이 박막상의 자성체는 Co, Fe, Ni 중 1 종 또는 2 종 이상에서 선택된 원소 T 를 주체로 하는 체심입방구조, 면심입방구조 혹은 양자가 혼재한 평균결정입경 30 ㎚ 이하인 결정상과, 이들 결정상을 둘러싸는 Ti, Zr, Hf, Nb, Ta, Mo, W 와 Y, Ce 등의 희토류원소의 1 종 또는 2 종 이상으로 이루어지는 원소 M, O 혹은 원소 M 의 산화물을 주체로 하는 비정질상으로 이루어져 있다.
이 박막상의 자성체에 있어서, Co 와 Fe 와 Ni 는 자성을 담당하는 원소이다. 특히 고포화자속밀도를 얻기 위해서는 Co 와 Fe 의 함유량은 많을수록 바람직하나, Co 와 Fe 의 함유량을 너무 적게 하면 포화자속밀도가 작아진다. 또한, Co 에는 일축자기이방성을 크게 하는 작용이 있다.
Ti, Zr, Hf, Nb, Ta, Mo, W 와, 희토류원소 (즉, 주기표의 3a 족에 속하는 Sc, Y 혹은 La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Td, Dy, Ho, Er, Tm, Yb, Lu 등의 란타니드) 에서 선택되는 1 종 또는 2 종 이상의 원소인 원소 M 은, 연자기특성과 고저항을 양립하기 위하여 필요한 것이다. 이들은 산소와 결합하기 쉬우며, 결합함으로써 산화물을 형성한다. 이 산화물의 함유량을 조정함으로써 비저항을 높일 수 있다.
한편, 본원발명의 조성범위로 하면, 높은 비저항을 얻을 수 있고, 비저항을 높임으로써 와전류손실을 저감할 수 있고, 고주파투자율의 저하를 억제할 수 있고, 고주파특성를 개선할 수 있기 때문에, 전원의 구동주파수를 고주파화함으로써 소형화, 박형화가 가능해진다.
이어서, 원소 T' (Pd, Mn, Al 에서 선택된 1 종 또는 2 종 이상의 원소) 는 Co 의 면심입방구조 (fcc 구조) 를 안정화한다. 원소 Q (N, B, C 에서 선택된 1 종 또는 2 종 이상의 원소) 는 원소 M 과 O 가 결합한 화합물의 어모퍼스형성능을 높이는 작용이 있다.
양호한 연자기특성를 확보하면서 높은 포화자속밀도를 유지하기 위해서는, 상기 박막상 자성체의 조성이 원자% 로 0 ≤ T' ≤ 30, 5 ≤ M ≤40, 0 ≤ O ≤ 40, 0 ≤ Q ≤ 40 의 범위에 있고, 잔부는 T 와 불가피불순물인 것이 바람직하다. 또한, 원자% 로 10 ≤ O ≤ 40 의 범위에 있는 것이 더욱 더 바람직하다.
이와 같은 자성막은 결정의 내면에 일축자기이방성을 가지며, 비저항을 200 μΩ·㎝ 이상으로 할 수 있다. 또한, 상기 박막상 자성체의 100 ㎒ 에 있어서의 투자율의 실수부 (μ') 는 100 이상으로 되어 있다.
상기 자성막을 작성하기 위해서는 스패터, 증착 등 기존의 박막형성기술을 적절히 사용하면 된다. 스패터장치로서는 RF 이극 스패터, DC 스패터, 마그네트론 스패터, 삼극 스패터, 이온 빔 스패터, 대향타깃식 스패터 등의 기존의 것을 사용할 수 있다.
상기 자성막중에 O (산소) 를 첨가하는 방법으로서는, Ar 등의 불활성가스중에 O2가스를 혼합한 (Ar＋O2) 혼합가스 분위기중에서 스패터를 실행하는 반응성 스패터, 혹은 원소 M 의 산화물 (HfO2등) 칩을 사용한 복합타깃을 Ar 분위기중 혹은 Ar＋O2혼합가스 분위기중에서 스패터하는 방법이 유효하다.
또한, Co 의 타깃상에 희토류원소 등의 원소 M 혹은 원소 T 등의 각종 펠릿을 배치한 복합타깃을 사용하여 Ar＋O2혼합가스 분위기중에서 제작할 수도 있다.
상술한 실시형태에 있어서는 단단한 기판과 플렉시블한 기판을 1 장씩 사용하였으나, 본원은 이것에 한정되는 것이 아니며, 솔리드한 기판 2 장을 사용하여도 플렉시블한 기판 2 장을 사용하여도 된다.
도 3 은 본 발명의 실시형태의 다른 일례를 나타내는 단면도이고, 도면 중에서 부호 11 은 하부기판, 부호 12 는 상부기판, 부호 13 은 플렉시블 기판, 부호 14 는 접속부, 부호 15 는 전자부품이다.
본 실시형태에 있어서는, 하부기판 (11) 및 상부기판 (12) 은 그 두께방향으로 병설되어 있고, 플렉시블 기판 (13) 은 그 양단이 구부러지며, 접속부 (14,14)에서 하부기판 (11) 및 상부기판 (12) 에 고정됨과 동시에 하부기판 (11) 및 상부기판 (12) 의 회로를 전기적으로 접속하는 역할을 한다. 하부기판 (11) 및 상부기판 (12) 의 대향면상에는 각각 복수의 전자부품 (15,15,…) 이 하부기판 (11) 및 상부기판 (12) 의 내면과 전자부품 (15,15,…) 으로 구성되는 요철이 각각 서로 상이하게 되도록 부착되어 있다.
상기와 같은 구성으로 함으로써, 본래 하부기판 (11) 상에 부착되어 있던 전자부품 (15,15,…) 을 상부기판 (12) 으로 이동시킨 분량만큼 하부기판 (11) 의 면적을 감소시킬 수 있다.
하부기판 (11) 에 실장한 전자부품 (15,15,…) 과 상부기판 (12) 에 실장한 전자부품 (15,15,…) 은, 하부기판 (11) 및 상부기판 (12) 의 내면과, 전자부품 (15,15,…) 으로 구성되는 요철이 각각 서로 상이하게 되도록 부착되어 있기 때문에, 하부기판 (11) 과 상부기판 (12) 이 두께방향으로 병설되어 있어도 전체 두께는 각각의 기판을 단독으로 사용한 경우와 크게 달라지는 경우는 없다.
예를 들면, 상부기판 (12) 에 실장하는 전자부품을 전원장치 관련의 것으로 통합함으로써, 상부기판 (12) 상에 전원장치를 형성할 수 있다. 이 때, 전원장치에 사용하는 트랜스 또는 인덕터를 박막상의 자성체, 특히 상술한 조성식으로 나타나는 자성막으로 함으로써 더욱 박형의 전원장치를 얻을 수 있다.
이어서, 상기 박막상의 자성체를 갖는 인덕터 혹은 트랜스에 대하여 설명한다.
도 4a, 도 4b 는 상기 박막상의 자성체를 사용하여 제작된 인덕터 (평면형 자기소자) 의 구조예를 나타내는 것으로서, 도 4a 는 평면도, 도 4b 는 도 4a 의 A-A 선 단면도이다.
이 예의 인덕터에 있어서는, 상기 플렉시블 기판 (2) 상에 취출전극 (31) 을 형성한다. 이 취출전극 (31) 은 기판용 배선을 겸하고 있다. 산화막 (32) 과 자성막 (33) 과 절연막 (34) 이 순차 적층되며, 절연막 (34) 상에 스파이럴 코일상의 평면코일 (35) 이 형성된다. 평면코일 (35) 의 중심부는 산화막 (32) 과 자성막 (33) 과 절연막 (34) 에 형성된 스루홀에 의해 취출전극 (31) 과 접속되어 있다. 그리고, 평면코일 (35) 을 덮은 절연막 (36) 이 형성되고, 절연막 (36) 상에 자성막 (37) 이 형성되어 있다. 평면코일 (35) 의 끝에서는 취출전극 (38) 이 플렉시블 기판 (2) 상으로 연장되어 있다. 상기 취출전극 (38) 도 기판용 배선을 겸하고 있다.
평면코일 (35) 은 동, 은, 금, 알루미늄 혹은 이들의 합금 등의 양도전성 금속재료로 이루어지고, 인덕턴스, 직류중첩특성, 사이즈 등에 맞게 전기적으로 직렬로, 세로로 혹은 가로로 절연막을 통해 적절히 배치할 수 있다. 또한, 평면코일 (35) 을 병렬적으로 복수 설치함으로써 트랜스를 구성할 수 있다. 그리고, 평면코일 (35) 은 도전층을 기판상에 형성한 후에 포토에칭함으로써 각종 형상으로 작성할 수 있다. 도전층의 제조방법으로서는 프레스압착, 도금, 금속용사, 진공증착, 스패터링, 이온플레이팅, 스크린인쇄소성법 등의 적절한 방법을 이용하면 된다.
절연막 (34,36) 은, 평면코일 (35) 로의 통전시에 자성막 (33,37) 과 도통하여 쇼트하는 것을 방지하기 위하여 형성되어 있다. 절연막 (34,36) 은 폴리이미드 등의 고분자필름, SiO2, 유리, 경질탄소막 등의 무기질막으로 이루어지는 것을 사용하는 것이 바람직하다. 이 절연막 (34,36) 은 페이스트인쇄 또는 스핀코트후에 소성하는 방법, 용융도금법, 용사, 기상도금, 진공증착, 스패터링, 이온플레이팅 등의 방법에 의해 형성된다.
자성막 (33,37) 은 상술한 박막상의 자성체로 구성되어 있다.
상기한 바와 같이 구성된 인덕터는 소형이면서 박형이며 경량이고, 뛰어난 자기특성을 갖는 자성막 (33,37) 을 갖고 있기 때문에, 평면형 자기소자의 소형경량화에 기여함과 동시에 뛰어난 인덕턴스를 나타낸다.
도 5a, 도 5b 는 상기 조성의 연자성합금의 자성막을 사용하여 구성된 트랜스의 구조예를 나타내는 것으로서, 도 5a 는 평면도, 도 5b 는 도 5a 의 B-B 선 단면도이다. 트랜스에서는 코일이 2 층구조로 되어 있고, 각각 필요한 권선수로 형성되어 있다. 트랜스는 평면코일 트랜스에 있어서는 취출전극이 41, 47, 50, 52 로 4 개소 있고, 각각 기판용 배선을 겸하고 있다.
기판 (40) 은 앞서 설명한 예의 플렉시블 기판 (2) 과 동등한 재료로 이루어지고, 자성막 (43,51) 은 앞서 설명한 예의 자성막 (33,37) 과 동등한 재료로 이루어지고, 절연막 (44,45,48) 은 앞서 설명한 예의 절연막 (34,36) 과 동등한 재료로 이루어진다. 또한, 1 차 코일 (46) 과 2 차 코일 (49) 은 동, 은, 금, 알루미늄 혹은 이들의 합금 등의 양도전성 금속재료로 이루어지며, 인덕터의 평면코일 (35) 과 마찬가지로 적절히 형성된다.
산화막 (42) 은 기판 (40) 에 예를 들면 Si 웨이퍼의 기판을 사용한 경우에 Si 웨이퍼를 가열하여 열산화함으로써 형성할 수 있다. 단, 이 산화막 (42) 은 필수적인 것은 아니므로 생략해도 무방하다.
이 예에 나타낸 구성의 트랜스에 있어서도 앞서 설명한 예의 인덕터와 마찬가지로 뛰어난 인덕턴스를 나타내고, 손실이 적으며, 소형이면서 경량이고, 평면형 자기소자의 소형경량화에 기여한다.
본 실시형태에 있어서는, 기판 (1) 과 플렉시블 기판 (2) 은 그 두께방향으로 병설되어 있고, 플렉시블 기판 (2) 은 그 일단이 구부러지며, 접속부 (3) 에서 기판 (1) 에 고정됨과 동시에 상호간의 회로가 전기적으로 접속되고, 기판 (1) 및 플렉시블 기판 (2) 의 대향면상에는 각각 복수의 전자부품 (4,4,…) 이 실장되어 있음으로써, 본래 기판 (1) 상에 부착되어 있던 전자부품 (4,4,…) 을 플렉시블 기판 (2) 으로 이동시킨 분량만큼 기판 (1) 의 면적을 감소시킬 수 있다.
기판 (1) 에 실장한 전자부품 (4,4,…) 과 플렉시블 기판 (2) 에 실장한 전자부품 (4,4,…) 은, 기판 (1) 및 플렉시블 기판 (2) 의 내면과, 전자부품 (4,4,…) 으로 구성되는 요철이 각각 서로 상이하게 되도록 부착되어 있기 때문에, 기판 (1) 과 플렉시블 기판 (2) 이 두께방향으로 병설되어 있어도 전체 두께는 각각의 기판을 단독으로 사용한 경우와 크게 달라지는 경우는 없다.
또한, 플렉시블 기판 (2) 에 실장하는 전자부품을 전원장치 관련의 것으로 통합함으로써, 플렉시블 기판 (2) 상에 전원장치를 형성할 수 있다. 이 때, 전원장치에 사용하는 트랜스 또는 인덕터를 박막상의 자성체, 특히 상술한 조성식으로 나타나는 자성막으로 함으로써 더욱 박형의 전원장치를 얻을 수 있다.
그리고, 전원장치를 플렉시블 기판 (2) 상에 통합함으로써, 만약 전원장치에 문제점이 발생한 경우에는 플렉시블 기판 (2) 만을 교환할 수도 있게 된다.
그리고, 본 발명의 기술범위는 상기 실시형태에 한정되는 것은 아니며, 본 발명의 요지를 일탈하지 않는 범위에서 여러 가지 변경을 가할 수 있다. 또한, 본 실시형태에서 사용한 구체적인 수치, 각 공정의 구체적인 처리방법이나 처리조건에 관해서는 적절히 변경할 수 있다.
본 발명의 회로기판은, 2 장의 회로기판이 그 두께방향으로 병설됨과 동시에기계적 및 전기적으로 접속되어 있고, 상기 2 장의 회로기판 각각의 내면측에는 복수의 전자부품이 실장되고, 상기 2 장의 회로기판의 내면과 상기 복수의 전자부품으로 구성되는 요철이 상기 2 장의 회로기판에서 각각 서로 상이하게 되도록 상기 복수의 전자부품이 배치되어서 점유면적 및 점유체적을 감소시키고, 이것을 응용한 박형 전원장치를 제공한다.

Claims (28)

  1. 2 장의 회로기판이 그 두께방향으로 병설됨과 동시에 기계적, 전기적으로 접속되어 있고, 상기 2 장의 회로기판 각각의 내면측에는 복수의 전자부품이 실장되고, 상기 2 장의 회로기판의 내면과 상기 복수의 전자부품으로 구성되는 요철이 상기 2 장의 회로기판에서 각각 서로 상이하게 되도록 상기 복수의 전자부품이 회로기판에 배치되어 있는 회로기판.
  2. 제 1 항에 있어서, 상기 회로기판 중 1 장이 필름상의 플렉시블 기판인 회로기판.
  3. 제 1 항에 기재된 회로기판상에 전자부품으로서 박막상의 자성체를 갖는 트랜스 혹은 인덕터가 형성되어 있는 박형 전원장치.
  4. 제 2 항에 기재된 회로기판상에 전자부품으로서 박막상의 자성체를 갖는 트랜스 혹은 인덕터가 형성되어 있는 박형 전원장치.
  5. 제 3 항에 있어서, 상기 박막상의 자성체는 Co, Fe, Ni 중 1 종 또는 2 종 이상에서 선택된 원소 T 를 주체로 하는 체심입방구조, 면심입방구조 혹은 양자가 혼재한 평균결정입경 30 ㎚ 이하의 결정상과, 이들 결정상을 둘러싸는 Ti, Zr, Hf, Nb, Ta, Mo, W 와 Y, Ce 등의 희토류원소 중 1 종 또는 2 종 이상으로 이루어지는 원소 M, O 혹은 원소 M 의 산화물을 주체로 하는 비정질상으로 이루어지는 박형 전원장치.
  6. 제 5 항에 있어서, 상기 박막상 자성체의 결정상에 Pd, Mn, Al 에서 선택되는 1 종 또는 2 종 이상의 원소 T' 를 포함하는 박형 전원장치.
  7. 제 5 항에 있어서, 상기 박막상 자성체의 비결정상에 N, B, C 에서 선택되는 1 종 또는 2 종 이상의 원소 Q 를 포함하는 박형 전원장치.
  8. 제 6 항에 있어서, 상기 박막상 자성체의 비결정상에 N, B, C 에서 선택되는 1 종 또는 2 종 이상의 원소 Q 를 포함하는 박형 전원장치.
  9. 제 5 항에 있어서, 상기 박막상 자성체의 비저항은 200 μΩ·㎝ 이상인 박형 전원장치.
  10. 제 6 항에 있어서, 상기 박막상 자성체의 비저항은 200 μΩ·㎝ 이상인 박형 전원장치.
  11. 제 7 항에 있어서, 상기 박막상 자성체의 비저항은 200 μΩ·㎝ 이상인 박형 전원장치.
  12. 제 8 항에 있어서, 상기 박막상 자성체의 비저항은 200 μΩ·㎝ 이상인 박형 전원장치.
  13. 제 5 항에 있어서, 상기 박막상 자성체의 100 ㎒ 에 있어서의 투자율의 실수부 (μ') 는 100 이상인 박형 전원장치.
  14. 제 6 항에 있어서, 상기 박막상 자성체의 100 ㎒ 에 있어서의 투자율의 실수부 (μ') 는 100 이상인 박형 전원장치.
  15. 제 7 항에 있어서, 상기 박막상 자성체의 100 ㎒ 에 있어서의 투자율의 실수부 (μ') 는 100 이상인 박형 전원장치.
  16. 제 8 항에 있어서, 상기 박막상 자성체의 100 ㎒ 에 있어서의 투자율의 실수부 (μ') 는 100 이상인 박형 전원장치.
  17. 제 3 항에 있어서, 상기 박막상 자성체는 하기 조성식으로 표시되는 박형 전원장치.
    TxT'yMzOwQt
    단, 조성비를 나타내는 x, y, z, w, t 는 원자% 로 0 ≤ y ≤ 30, 5 ≤ z ≤ 40, 0 ≤ w ≤ 40, 0 ≤ t ≤ 40 의 관계를 만족하고, 잔부는 x 와 불가피불순물이다.
  18. 제 5 항에 있어서, 상기 박막상 자성체는 하기 조성식으로 표시되는 박형 전원장치.
    TxT'yMzOwQt
    단, 조성비를 나타내는 x, y, z, w, t 는 원자% 로 0 ≤ y ≤ 30, 5 ≤ z ≤ 40, 0 ≤ w ≤ 40, 0 ≤ t ≤ 40 의 관계를 만족하고, 잔부는 x 와 불가피불순물이다.
  19. 제 6 항에 있어서, 상기 박막상 자성체는 하기 조성식으로 표시되는 박형 전원장치.
    TxT'yMzOwQt
    단, 조성비를 나타내는 x, y, z, w, t 는 원자% 로 0 ≤ y ≤ 30, 5 ≤ z ≤ 40, 0 ≤ w ≤ 40, 0 ≤ t ≤ 40 의 관계를 만족하고, 잔부는 x 와 불가피불순물이다.
  20. 제 7 항에 있어서, 상기 박막상 자성체는 하기 조성식으로 표시되는 박형 전원장치.
    TxT'yMzOwQt
    단, 조성비를 나타내는 x, y, z, w, t 는 원자% 로 0 ≤ y ≤ 30, 5 ≤ z ≤ 40, 0 ≤ w ≤ 40, 0 ≤ t ≤ 40 의 관계를 만족하고, 잔부는 x 와 불가피불순물이다.
  21. 제 8 항에 있어서, 상기 박막상 자성체는 하기 조성식으로 표시되는 박형 전원장치.
    TxT'yMzOwQt
    단, 조성비를 나타내는 x, y, z, w, t 는 원자% 로 0 ≤ y ≤ 30, 5 ≤ z ≤ 40, 0 ≤ w ≤ 40, 0 ≤ t ≤ 40 의 관계를 만족하고, 잔부는 x 와 불가피불순물이다.
  22. 제 17 항에 있어서, 상기 w 는 원자% 로 10 ≤ w ≤ 40 인 박형 전원장치.
  23. 제 18 항에 있어서, 상기 w 는 원자% 로 10 ≤ w ≤ 40 인 박형 전원장치.
  24. 제 19 항에 있어서, 상기 w 는 원자% 로 10 ≤ w ≤ 40 인 박형 전원장치.
  25. 제 20 항에 있어서, 상기 w 는 원자% 로 10 ≤ w ≤ 40 인 박형 전원장치.
  26. 제 21 항에 있어서, 상기 w 는 원자% 로 10 ≤ w ≤ 40 인 박형 전원장치.
  27. 제 3 항에 있어서, 상기 박막상의 자성체를 갖는 트랜스 혹은 인덕터는 기판상에 스파이럴상의 평면코일과 절연막과 박막상의 자성체가 적층되어 이루어지는 박형 전원장치.
  28. 제 4 항에 있어서, 상기 박막상의 자성체를 갖는 트랜스 혹은 인덕터는 기판상에 스파이럴상의 평면코일과 절연막과 박막상의 자성체가 적층되어 이루어지는 박형 전원장치.
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