KR19990026459A - 본디드 소이 디램 장치 및 그 제조 방법 - Google Patents
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Abstract
본 발명에 따른 본디드 소이 디램 장치는 소이 기판의 절연막 내에 형성된 트랜치 커패시터 및, 상기 소이 기판의 소이막 내에 하부의 폭이 상부의 폭보다 상대적으로 좁게 형성되어 있되, 계단형으로 형성된 소자 격리막을 포함하며, 그 결과 상기 트랜치 커패시터의 매립 콘택과 상기 소자 격리막 하부 사이의 마진을 향상시킬 수 있다.
Description
본 발명은 반도체 장치에 관한 것으로서, 구체적으로는 본디드 소이 기판 (bonded Silicon-On-Insulator substrate)의 층간 절연막 (interlayer dielectric) 내에 트랜치 커패시터 (trench capacitor)를 갖는 본디드 소이 디램 장치 및 그 제조 방법에 관한 것이다.
도 1A는 종래 기술에 따른 본디드 소이 디램 장치의 구조를 보여주는 단면도이고, 도 1B는 도 1A의 평면도이다. 도 1A에 도시된 바와 같이, 소자격리막 (30)에 의해서 분리된 활성 영역의 소이막 (SOI layer, 또는 SOI 실리콘막)과 실리콘막 (silicon layer, 핸들 웨이퍼라고도 칭함) (10) 사이에 형성된 층간 절연막 (12) 내의 트랜치 커패시터의 하부 전극 (18)은 매립 콘택 (buried contact : BC)을 통해서 소이막과 연결되어 있다.
일반적으로, 하부 전극 (18)과 매립 콘택 (BC)는 이 분야의 통상적인 지식을 습득한 자들에게 잘 알려진 기술에 의해서 동일한 도전형을 갖는 도핑된 폴리실리콘막으로 형성된다. 이때, 매립 콘택에서 셀 트랜지스터가 형성되는 소이막으로 확산이 일어나게 되면, 트랜지스터 특성의 열화가 야기되거나 심한 경우 게이트와 전기적으로 숏트 (electric short)가 유발될 수 있다.
또한, 노멀 벌크 디바이스 (normal bulk device)와 반대로 매립 콘택 (BC)을 형성한 후 활성 영역 (20)간의 절연을 위한 소자 격리막 (30)을 형성하기 때문에, 상기 소자격리막 (30) 형성시 활성 영역과 매립 콘택 사이의 미스얼라인(M/A)에 의해서 매립 콘택 (BC)의 일부분이 노출될 수 있다.
따라서 본 발명의 목적은 소자 격리막과 매립 콘택 간의 미스얼라인(M/A) 마진이 향상된 본디드 소이 디램 장치 및 그 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 활성 영역 사이의 절연을 위한 소자 격리막을 형성할 때 매립 콘택이 노출되는 것을 방지할 수 있는 본디드 소이 디램 장치 및 그 제조 방법을 제공하는 것이다.
도 1A는 종래 기술에 따른 본디드 소이 디램 장치의 구조를 보여주는 단면도;
도 1B는 도 1A의 평면도;
도 2A는 본 발명에 따른 본디드 소이 디램 장치의 구조를 보여주는 단면도;
도 2B는 도 2A의 평면도;
도 3 내지 도 7은 본 발명에 따른 본디드 소이 디램 장치의 제조 방범을 순차적으로 보여주는 도면,
* 도면의 주요부분에 대한 부호의 설명
10 : 핸들 웨이퍼 12, 12a, 12b : 층간 절연막
14 : 커패시터 상부 전극 16 : 유전체막
18 : 커패시터 하부 전극 20 : 소이(SOI)막
22 : 패드 산화막 24 : 실리콘 질화막
26 : 스페이서 28 : 절연막
30 : 소자격리막 32 : 게이트
(구성)
상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 실리콘막, 상기 실리콘막 상에 형성된 층간 절연막 및 상기 층간 절연막 상에 형성된 소이막(Silicon-On-Insulator layer)을 포함한 기판과; 상기 층간 절연막 내에 형성된 트랜치 커패시터를 포함하는 본디드 소이 디램(bonded SOI DRAM) 장치의 제조 방법에 있어서: 상기 기판 상에 제 1 절연막 및 제 2 절연막을 순차적으로 형성하는 단계와; 상기 소이막이 활성 영역과 필드 영역으로 정의되도록 상기 제 1 및 제 2 절연막과 상기 소이막을 식각하되, 상기 소이막이 소정 두께로 남도록 식각하여서 제 1 트랜치를 형성하는 단계와; 상기 제 1 트랜치 양측벽에 스페이서를 형성하는 단계와; 상기 소정 두께의 소이막을 식각하여서 상기 제 1 트랜치의 폭보다 좁은 폭을 갖는 제 2 트랜치를 형성하되, 상기 층간 절연막이 노출되도록 하는 단계 및; 상기 트랜치들을 제 3 절연막으로 채우되, 평탄한 상부 표면을 갖도록 하는 단계를 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 1 절연막은 패드 산화막(pad oxide layer)인 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 2 절연막은 Si3N4로 형성되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 소정의 두께는 1000-1500Å인 것을 특징으로 한다.
본 발명의 다른 특징에 의하면, 소이 기판의 절연막 내에 형성된 트랜치 커패시터 및; 상기 소이 기판의 소이막 내에 하부의 폭이 상부의 폭보다 상대적으로 좁게 형성되어 있되, 계단형으로 형성된 소자 격리막을 포함하고; 상기 트랜치 커패시터의 매립 콘택과 상기 소자 격리막 하부 사이의 마진을 향상시킨다.
이와같은 장치 및 방법에 의해서, 소자 격리막과 매립 콘택 사이의 미스얼라인 마진을 확보할 수 있다.
(실시예)
이하 본 발명의 실시예에 따른 참조도면들 도 2 내지 도 7에 의거하여 상세히 설명한다.
도 2A를 참조하면, 본 발명의 신규한 본디드 소이 디램 장치는 소자격리막 (30)을 제공하며, 상기 소자 격리막 (30)은 하부의 폭에 비해 상대적으로 상부의 폭이 넓은 계단 모양을 갖는다. 이로써, 상기 소자 격리막 (30)의 하부와 매립 콘택 (BC) 사이의 미스얼라인(misalign : M/A) 마진을 확보할 수 있다. 그 결과로서, 소자 격리막 (30)을 형성할 때 매립 콘택 (BC)가 노출되는 것을 방지할 수 있다.
도 2A는 본 발명의 바람직한 실시예에 따른 본디드 소이 디램 장치의 구조를 보여주는 단면도이다. 도 2B는 도 2A의 평면도이다.
다시 도 2A를 참조하면, 실리콘막 (10) 층간 절연막 (12-12a, 12b) 및 소이막 (20)으로 구성된 소이 기판 (SOI wafer)은 상기 층간 절연막 (12) 내에 형성된 트랜치 커패시터를 포함하며, 셀 트랜지스터들이 형성되는 소자 활성 영역 즉, 상기 소이막 (20)은 소자 격리막 (30)에 의해서 분리되어 있다. 상기 소자 격리막 (30)은 그것의 바닥 폭이 그것의 상부 폭에 비해서 상대적으로 좁게 계단형으로 형성되어 있다. 즉, 매립 콘택 (BC)과 소자 격리막 (30)의 하부 사이의 간격 (B)이 종래에 비해서 상대적으로 넓게 형성됨으로써, 소이막 (20)의 하부 에지와 매립 콘택 (BC) 사이의 미스얼라인 마진 (B)이 종래의 그것 (A)에 비해서 향상되었다. 이로써, 상기 소자 격리막 (30)을 형성할 때, 상기 매립 콘택 (BC)이 노출되는 것을 방지할 수 있다.
도 3 내지 도 7을 참조하여서, 본 발명에 따른 본디드 소이 디램 장치의 제조 방법이 이하 설명된다.
본디드 소이 디램의 경우, 셀 트랜지스터가 형성되는 소이막 (20)과 핸드 웨이퍼 (handle wafer)인 실리콘막 (10) 사이의 층간 절연막 (12-12a, 12b) 내에 커패시터 하부 전극 (18), 유전체막 (16) 및 커패시터 상부 전극 (14)으로 구성된 트랜치 커패시터가 형성됨은 이 분야의 통상적인 지식을 습득한 자들에게 잘 알려져 있기 때문에, 여기서 그것에 대한 제조 방법은 생략한다. 이후, 상기 실리콘막 (20)은 CMP (chemical mecharism polishing) 공정을 통해서 적당한 두께로 형성된다.
도 3을 참조하면, 상기 실리콘막 (20) 상에 제 1 절연막 (22) 및 제 2 절연막 (24)을 순차적으로 형성한다. 여기서, 상기 제 1 절연막 (22)은 패드 산화막 (pad oxide layer)로 형성되고, 상기 제 2 절연막 (24)은 실리콘 질화막 (Si3N4)로 형성된다.
상기 소이막 (20)이 활성 영역과 필드 영역으로 정의되도록 상기 실리콘 질화막 (24), 상기 패드 산화막 (22) 및 상기 소이막 (20)을 순차적으로 건식 식각 (dry etch)하면, 도 4에 도시된 바와 같이, 제 1 트랜치 (first trench)가 형성된다. 여기서, 상기 소이막 (20)은 약 1000-1500Å의 두께로 남도록 식각된다.
계속해서, 상기 제 1 트랜치를 포함하여 상기 실리콘 질화막 (24) 상에 산화막을 형성하고, 상기 산화막을 전면 식각하여서 상기 제 1 트랜치 양측벽에 스페이서 (26)를 형성한다. 이후, 상기 제 1 트랜치 내의 나머지 소이막 (20)을 식각하면, 도 5에 도시된 바와 같이, 층간 절연막이 노출되도록 제 2 트랜치 (second trench)가 형성된다.
이어서, 상기 트랜치들을 포함하여 상기 실리콘 질화막 (24) 상에 산화막을 형성한다. 그리고, 상기 산화막의 상부 표면이 평탄하도록 식각하면, 도 6에 도시된 바와 같이, 상기 실리콘 질화막 (24)의 상부 표면이 노출된다.
마지막으로, 인산을 이용하여 상기 실리콘 질화막 (24)을 선택적으로 식각하고, 산화 용액 (oxide etchant)을 이용하여 상기 패드 산화막 (22)을 식각하면, 도 7에 도시된 바와 같이, 계단형으로 형성되고 표면 단자가 높은 소자 격리막 (30)이 형성된다. 이후, 계속되는 공정에 의해서 도 2A에 도시된 바와 같은 본디드 소이 디램 장치의 제조가 완료된다. 그러나, 이에 대한 제조 방법은 이 분야에 잘 알려져 있기 때문에 그에 대한 설명은 생략한다.
본 발명의 제조 방법에 따라 형성된 소자 격리막 (30)은 하부의 폭에 비해 상대적으로 상부의 폭이 넓은 계단 모양을 갖도록 형성되었다. 상기 소자 격리막 (30)의 하부와 매립 콘택 (BC) 사이의 미스얼라인(misalign : M/A) 마진을 확보함으로써, 소자 격리막 (30)을 형성할 때 매립 콘택 (BC)가 노출되는 것을 방지할 수 있다.
상기한 바와같이, 소자 격리막과 매립 콘택의 미스얼라인 마진을 확보함으로써 상기 소자 격리막 형성시 매립 콘택이 노출되는 것을 방지할 수 있다.
Claims (5)
- 실리콘막, 상기 실리콘막 상에 형성된 층간 절연막 및 상기 층간 절연막 상에 형성된 소이막(Silicon-On-Insulator layer)을 포함한 기판과; 상기 층간 절연막 내에 형성된 트랜치 커패시터를 포함하는 본디드 소이 디램(bonded SOI DRAM) 장치의 제조 방법에 있어서:상기 기판 상에 제 1 절연막 및 제 2 절연막을 순차적으로 형성하는 단계와;상기 소이막이 활성 영역과 필드 영역으로 정의되도록 상기 제 1 및 제 2 절연막과 상기 소이막을 식각하되, 상기 소이막이 소정 두께로 남도록 식각하여서 제 1 트랜치를 형성하는 단계와;상기 제 1 트랜치 양측벽에 스페이서를 형성하는 단계와;상기 소정 두께의 소이막을 식각하여서 상기 제 1 트랜치의 폭보다 좁은 폭을 갖는 제 2 트랜치를 형성하되, 상기 층간 절연막이 노출되도록 하는 단계 및;상기 트랜치들을 제 3 절연막으로 채우되, 평탄한 상부 표면을 갖도록 하는 단계를 포함하는 것을 특징으로 하는 제조 방법.
- 제 1 항에 있어서,상기 제 1 절연막은 패드 산화막(pad oxide layer)인 것을 특징으로 하는 제조 방법.
- 제 1 항에 있어서,상기 제 2 절연막은 Si3N4로 형성되는 것을 특징으로 하는 제조 방법.
- 제 1 항에 있어서,상기 소정의 두께는 1000-1500Å인 것을 특징으로 하는 제조 방법.
- 소이 기판의 절연막 내에 형성된 트랜치 커패시터 및;상기 소이 기판의 소이막 내에 하부의 폭이 상부의 폭보다 상대적으로 좁게 형성되어 있되, 계단형으로 형성된 소자 격리막을 포함하고; 상기 트랜치 커패시터의 매립 콘택과 상기 소자 격리막 하부 사이의 마진을 향상시키는 본디드 소이 디램 장치.
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