KR19990025046A - Manufacturing method of semiconductor device for prevention of yield improvement by voltage stress - Google Patents
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Abstract
본 발명은 반도체 기판의 상부에 제 1 메탈층을 형성하는 1 단계와, 상기 결과물 상에 제 1 층간절연막 및 SOG(Spin On Glass)를 침적한 후 평탄화하는 2 단계와, 상기 결과물 상에 제 2 층간절연막을 침적한 후 포토래지스트 에치백을 실시하는 3 단계와, 상기 층간절연막에 제 1 메탈층이 노출되도록 비아를 형성하는 4 단계와, 상기 결과물의 상에 베리어메탈과 제 2 메탈층을 증착 및 패터닝하는 5 단계를 포함하는 다중 메탈 구조의 반도체 장치 제조 공정에 있어서, 상기 2 단계의 SOG 평탄화 공정에서 SOG와 제 1 층간절연막과의 선택비를 1.4 : 1 이하로하고, 3 단계의 제 2 층간절연막 에치백 공정에서 포토래지스트와 제 2 층간절연막의 선택비를 1.2 : 1 이상으로 조절하여 평탄화 단차가 높은 곳과 낮은 곳의 층간절연막 두께 차이를 줄이는 공정과, 상기 4 단계 공정의 비아 형성 후 총 린스시간을 400초 이내로하여 린스를 3회 이하로 실시하고, 최종 린스를 200초 이내로 1회 실시하는 공정과, 상기 4 단계의 비아 형성 공정에서 비아 전압 -400∼-260V로 RF 에칭하는 공정을 적어도 하나 이상을 진행하여, 전압 스트래스 후 리셋시에 파워 비아에서의 프로파일 불량과 비아 계면에 산화물이 잔존하여 발생하는 전압 스트레스 회복(Voltage Stress Recover) 현상을 해결코자 하였다.The present invention comprises the steps of forming a first metal layer on top of a semiconductor substrate, and depositing and then planarizing a first interlayer insulating film and a spin on glass (SOG) on the resultant, and a second step on the resultant. Depositing an interlayer insulating film and performing photoresist etch back; and forming a via to expose the first metal layer to the interlayer insulating film; and forming a barrier metal and a second metal layer on the resultant. In the manufacturing process of a semiconductor device having a multi-metal structure comprising five steps of deposition and patterning, the selectivity ratio between SOG and the first interlayer insulating film in the two-step SOG planarization process is 1.4: 1 or less, In the two-layer insulating film etch-back process, the selectivity ratio between the photoresist and the second interlayer insulating film is adjusted to 1.2 or more to reduce the difference in the thickness of the interlayer insulating film between high and low planarization steps. After rinsing, the rinse time was performed 3 times or less with a total rinsing time of 400 seconds or less, and the final rinse was performed once within 200 seconds, and the via voltage was -400 to -260V in the 4 steps of via forming process. At least one RF etching process was performed to solve a voltage stress recovery phenomenon caused by poor profile at the power via and oxide remaining at the via interface during reset after voltage stress.
Description
본 발명은 전압 스트래스에 의한 수율 개선 방지를 위한 반도체 장치의 제조방법에 관한 것으로, 특히 SOG(Spin On Glass) 공정을 사용하는 반도체 제조 공정에 있어서 파워 비아(Vdd Power Via)에서의 프로파일 불량과 비아 계면에 산화물이 잔존하여 발생하는 전압 스트래스 후 리셋시의 전압 스트레스 회복(Voltage Stress Recover) 현상을 해결할 수 있는 반도체 장치의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device for preventing a yield improvement due to voltage stress. In particular, in the semiconductor manufacturing process using a spin on glass (SOG) process, a profile defect and a via in a Vdd Power Via are used. The present invention relates to a method of manufacturing a semiconductor device that can solve a voltage stress recovery phenomenon at the time of reset after voltage stress caused by remaining of oxides at an interface.
다중 메탈 구조를 갖는 반도체 장치의 제조공정에 있어서, 지속적인 EDS 저수율(Function Fail) 문제와 특히 전압 스트레스 인가 후 리셋시에 패일 벡터(Fail Vector)가 뒤로 밀리며 10∼20% 가량 수율이 향상되는 현상에 대해 전자빔 분석을 통해 분석해 본 결과, 이러한 전압 스트레스 회복 현상은 비아 형성시 사이드 어택에 의한 베리어메탈의 끊김 현상과, 특정 토폴로지(Power Via)의 층간절연막 두께 차이에 의한 SOG의 걸침 현상과, 그리고 비아 계면에 산화물이 잔존하여 상부 메탈 증착시 접착력이 불량해지는 현상 등 파워 비아의 프로파일 불량에서 기인된 것임을 확인할 수 있었다.In the manufacturing process of a semiconductor device having a multi-metal structure, the problem of continuous EDS Function Fail and the phenomenon that the fail vector is pushed back and the yield is improved by about 10 to 20% upon reset after voltage stress is applied As a result of electron beam analysis, the voltage stress recovery phenomenon is related to the breakage of the barrier metal due to side attack during via formation, the SOG spread due to the difference in the thickness of the interlayer insulating layer of a specific topology, and the via. It was confirmed that the oxide was left at the interface due to the poor profile of the power via, such as a phenomenon that the adhesion is poor when the upper metal deposition.
특히, 비아 형성시 사이드 어택이 발생하는 경우, 사이드 어택으로 인해 생긴 측면의 공간에 비아의 건식식각 공정 진행시 사용하는 가스의 불순물이 잔존하다가 뒷단의 열공정 진행시 그 불순물 가스가 비아 계면으로 아웃개싱(Outgasssing) 되면서 비아 계면을 오염시키기 때문에 지속적인 EDS 저수율이 발생함은 물론 제품의 신뢰성 저하를 가져온다.In particular, when a side attack occurs when vias are formed, impurities in the gas used during the dry etching process of the vias remain in the side space caused by the side attack, and then the impurity gas flows out to the via interface during the subsequent thermal process. Outgassing contaminates the via interface, resulting in low EDS yields and reduced product reliability.
이를 도 1 내지 도 8 에 도시한 반도체 장치의 제조공정을 참조하여 구체적으로 설명한다.This will be described in detail with reference to the manufacturing process of the semiconductor device shown in FIGS. 1 to 8.
먼저 도 1 및 도 2 을 참조하면, 하부 구조물이 형성된 반도체 기판의 상부 전면에 하부 메탈로서 메탈-1(10)을 증착 및 패터닝한 후, 그 결과물 위에 제 1 층간절연막(IMD)으로서 산화막-1(20)를 형성하고 연속적으로 SOG(30)를 이용 평탄화를 진행한다.First, referring to FIGS. 1 and 2, after depositing and patterning a metal-1 (10) as a lower metal on an upper front surface of a semiconductor substrate on which a lower structure is formed, an oxide film-1 as a first interlayer insulating film (IMD) on the resultant 20 is formed and planarization is performed continuously using SOG30.
다음 도 3 및 도 4 와 같이, 상기 결과물 상에 제 2 층간절연막으로서 산화막-2(22)를 침적하고 포토래지스트 에치백을 실시한다. 그리고 그 결과물 위에 포토래지스트(100)를 도포 및 노광한 후 이를 식각마스크로 사용하여 건식식각 공정을 진행하여 메탈-1(10)의 표면 일부가 노출되도록 산화막(22)(20)에 비아를 형성한다.3 and 4, oxide film-2 (22) is deposited on the resultant as a second interlayer insulating film and photoresist etch back is performed. After applying and exposing the photoresist 100 on the resultant, the photoresist 100 is used as an etch mask, and a dry etching process is performed to expose vias to the oxide films 22 and 20 so that a part of the surface of the metal-1 10 is exposed. Form.
다음 도 5 에서와 같이, 포토래지스트(100)를 제거한 후 그 상부에 베리어메탈로서 TiN(12)을 증착하고, 다음 도 6 및 도 7 에 도시된 바와 같이 스퍼터링 방식으로 상기 결과물의 상부에 메탈-2(24)를 증착 및 패터닝 한다.Next, as shown in FIG. 5, after removing the photoresist 100, TiN 12 is deposited as a barrier metal thereon, and then metal is formed on top of the resultant material by sputtering as shown in FIGS. 6 and 7. -2 (24) is deposited and patterned.
그러나, 이와 같이 종래의 기술을 이용하여 이중 메탈 구조의 반도체를 제조함에 있어서, 비아 형성시 층간절연막의 평탄화 공정을 진행한 후 반도체 소자의 단차가 가장 큰 곳과 가장 작은 곳의 산화막 두께 차이가 비교적 커서 산화막-1,-2(20)(22) 사이에 내재되는 SOG(30)의 걸침 현상이 나타나고, 또한 하부의 메탈-1(10)의 표면이 일부 식각되면서 사이드 어택(Side Attack) 발생한다. 따라서 베이어메탈인 TiN(12) 증착시 산화막-1(20)과 메탈-1(10)의 표면 사이에서 끊김 현상(도 5의 A 부분)이 발생함과 동시에 사이드 어택에 의해 생긴 공간에 비아내 잔류 불순물 가스가 잔존하여 뒷단의 열 공정 진행시 메탈-2(12)가 TiN(12)의 표면에 증착되면서 비아 내부에 생긴 공간부(110)를 따라 산화막-1,-2(20)(22) 사이에 내재된 SOG(30)으로부터 O2가스가 아웃개싱(Outgasing) 되면서 비아 하부의 A 부분을 통해 사이드 어택에 의해 생긴 공간에 침투하여 메탈-1(10) 표면의 불량을 유발하게 되므로, 결국 파워 비아에 불량이 발생한다.However, in manufacturing a double metal structure semiconductor using a conventional technique as described above, after the planarization of the interlayer insulating film during via formation, the difference in the thickness of the oxide film between the largest and smallest steps of the semiconductor device is relatively small. Cursor of SOG 30 inherent between the oxide layers 1 and 2 (20 and 22) appears, and a side attack occurs as the surface of the lower metal-1 10 is partially etched. . Therefore, when the TiN (12), which is a bayer metal, is deposited, a breakage phenomenon (part A of FIG. 5) occurs between the surface of the oxide film-1 (20) and the metal-1 (10), and at the same time, in the via space in the space formed by the side attack. Residual impurity gas remains and during the subsequent thermal process, the metal-2 (12) is deposited on the surface of the TiN (12) and the oxide films-1 and -2 (20) (22) along the space portion 110 formed in the via. O 2 gas outgassing from the SOG (30) inherent between the) and penetrates into the space created by the side attack through the A portion of the lower part of the via, causing a defect on the surface of the metal-1 (10), Eventually, the power vias will fail.
이러한 파워 비아의 불량 상태는 도 9 및 도 10 에 도시된 TEM(Transmission Election Microscope) 및 SEM(주사 현미경) 사진을 통하여 확인할 수 있다.The defective state of the power vias may be confirmed through transmission emission microscope (TEM) and scanning microscope (SEM) images shown in FIGS. 9 and 10.
도 8 에서 SOG 걸침 현상이 발생한 부분은 D로 표시하였으며, 불량 포인트는 point-1, point-2, point-3으로 표시하였다. 또한 도 10 을 참조하면, 비아에 사이드 어택(원으로 표시한 부분)이 존재하고 베리어 메탈의 끊김이 존재함을 확인할 수 있다.In FIG. 8, a portion where SOG straddling occurred is denoted by D, and a defective point is denoted by point-1, point-2, and point-3. Also, referring to FIG. 10, it can be seen that a side attack (circled portion) exists in the via and a breakage of the barrier metal exists.
따라서 본 발명의 목적은 파워 비아의 불량을 방지하여 전압 스트래스 인가 후 리셋시에 발생하는 전압 스트래스에 의한 수율 개선 현상을 방지할 수 있는 반도체 장치의 제조방법을 제공하는 데에 있다.Accordingly, it is an object of the present invention to provide a method for manufacturing a semiconductor device which can prevent a failure of a power via and prevent a yield improvement phenomenon due to voltage stress occurring at the time of reset after application of voltage stress.
이러한 본 발명의 목적을 달성하기 위한 전압 스트래스에 의한 수율 개선 방지를 위한 반도체 장치의 제조방법은, 반도체 장치의 다중 메탈 구조를 형성하는 과정에서 있어서, 구체적으로 하부 구조물이 형성된 반도체 기판의 상부에 제 1 메탈층을 형성하는 1 단계와, 상기 결과물 상에 제 1 층간절연막 및 SOG(Spin On Glass)를 침적한 후 평탄화하는 2 단계와, 상기 결과물 상에 제 2 층간절연막을 침적한 후 포토래지스트 에치백을 실시하는 3 단계와, 상기 층간절연막에 제 1 메탈층이 노출되도록 비아를 형성하는 4 단계와, 상기 결과물의 상에 베리어메탈과 제 2 메탈층을 증착 및 패터닝하는 5 단계를 포함하는 다중 메탈 구조의 반도체 장치 제조 공정에 있어서, 상기 2 단계의 SOG 평탄화 공정에서 SOG와 제 1 층간절연막과의 선택비를 1.4 : 1 이하로 하고, 3 단계의 제 2 층간절연막 에치백 공정에서 포토래지스트와 제 2 층간절연막의 선택비를 1.2 : 1 이상으로 조절하여 평탄화 단차가 높은 곳과 낮은 곳의 층간절연막 두께 차이를 줄이는 공정과, 상기 4 단계의 비아 형성 공정에서 총 린스시간을 400초 이내로하여 린스를 3회 이하로 실시하고, 최종 린스를 200초 이내로 1회 실시하는 공정과, 상기 4 단계의 비아 형성 공정에서 비아 전압 -400∼-260V로 RF(Radio Frequency) 에칭을 실시하는 공정을 적어도 하나 이상 진행하여, 전압 스트래스 후 리셋시에 파워 비아에서의 프로파일 불량과 비아 계면에 산화물 잔존시 발생하게 되는 전압 스트레스 회복(Voltage Stress Recover) 현상을 해결한 데에 그 특징이 있다.The method of manufacturing a semiconductor device for preventing yield improvement due to voltage stress for achieving the object of the present invention, in the process of forming a multi-metal structure of the semiconductor device, specifically, the upper structure of the lower substrate formed on the semiconductor substrate A first step of forming a first metal layer, a second step of depositing and then planarizing a first interlayer insulating film and a spin on glass (SOG) on the resultant, and a photoresist after depositing a second interlayer insulating film on the resultant Three steps of etch back, four steps of forming a via to expose the first metal layer to the interlayer insulating film, and five steps of depositing and patterning the barrier metal and the second metal layer on the resultant. In the semiconductor device manufacturing process of the multi-metal structure, the selectivity ratio between SOG and the first interlayer insulating film in the two-step SOG planarization process is set to 1.4: 1 or less, In the second interlayer insulating film etch-back process, the selectivity ratio between the photoresist and the second interlayer insulating film is adjusted to 1.2 or more to reduce the difference between the thicknesses of the interlayer insulating film at high and low leveling steps, and In the via forming process, the rinse is performed three times or less with the total rinse time within 400 seconds, and the final rinse is performed once within 200 seconds, and the via voltage is -400 to -260 V in the four step via forming process. Radio Frequency (RF) etching is performed at least one step to solve the voltage stress recovery phenomenon caused by poor profile in the power via and oxide remaining at the via interface during reset after voltage stress There is a characteristic in one place.
이러한 본 발명은 층간절연막 사이에 SOG를 포함하지 않는 반도체 소자의 제조공정에서도 유효하다.This invention is effective also in the manufacturing process of the semiconductor element which does not contain SOG between interlayer insulation films.
도 1 내지 도 8 은 SOG(Spin On Glass) 공정을 사용하는 반도체 장치의 종래 방법에 의한 제조공정순 단면도.1 to 8 are cross-sectional views illustrating a manufacturing process of a semiconductor device using a spin on glass (SOG) process by a conventional method.
도 8 및 도 9 는 종래 기술에 의한 반도체 장치의 비아 불량 상태를 나타낸 TEM 및 SEM 사진.8 and 9 are TEM and SEM images showing a via failure state of a semiconductor device according to the prior art.
도 11 및 도 12 는 본 발명의 제조 방법에 의해 형성된 비아 상태를 나타낸 TEM 및 SEM 사진.11 and 12 are TEM and SEM images showing the via state formed by the manufacturing method of the present invention.
도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings
10 : 메탈-1 12, 12' : TiN10: metal-1 12, 12 ': TiN
14, 14' : 메탈-2 20 : 산화막-114, 14 ': metal-2 20: oxide film-1
22 : 산화막-2 30 : SOG22: oxide film-2 30: SOG
100 : 포토래지스트 110 : 공간부100: photoresist 110: space
본 발명은 기존의 반도체 공정으로 하부 구조물이 형성된 반도체 기판 상부에 메탈-1을 증착 및 패터닝한 후 그 위에 층간절연막 형성, 비아 스트립 및 메탈-2 형성 공정을 진행하는 공정에서, 층간절연막의 평탄화, 비아 스트립 및 RF 에칭 조건을 다음과 같이 변경하여 적어도 한 공정을 실시함으로서 프로파일이 우수한 비아를 형성할 수 있다. 가장 바람직한 방법은 이들 3가지 공정을 함께 실시하는 것이다.According to the present invention, in the process of depositing and patterning metal-1 on a semiconductor substrate on which a lower structure is formed by a conventional semiconductor process, and then forming an interlayer insulating film, a via strip, and a metal-2 forming process, planarization of the interlayer insulating film, At least one process may be performed by changing the via strip and the RF etching conditions as follows to form a good profile via. The most preferred method is to carry out these three processes together.
본 발명에 따른 층간절연막의 평탄화 공정, 비아 스트립 공정 및 RF 에칭 공정은 다음과 같으며, 이를 종래방법에 의한 이중 메탈의 반도체 장치 제조공정을 보인 도 1 내지 도 8을 참조하여 설명한다.The planarization process, the via strip process, and the RF etching process of the interlayer insulating film according to the present invention are as follows, which will be described with reference to FIGS. 1 to 8 illustrating a process of manufacturing a double metal semiconductor device by a conventional method.
층간절연막(IMD) 평탄화 공정의 조건Conditions of Interlayer Insulating Film (IMD) Planarization Process
종래기술에서는 메탈-1(10) 형성 후 그 위에 층간절연막으로 산화막-1(20)을 침적하고 SOG를 이용 에치백을 진행함에 있어서 SOG와 산화막-1에 대한 에치백 선택비를 1단계에서는 1.4 : 1로 하고 2단계에서는 3 : 1로 하여 공정을 진행하였고, 그 후 산화막-2(22) 침적한 후 포토래지스트 에치백을 실시함에 있어서는 선택비를 1.04 : 1로 하여 공정을 진행하였다.In the prior art, after the formation of the metal-1 (10), the etchback selectivity ratio for the SOG and the oxide film-1 is 1.4 in the first step in depositing the oxide film-1 (20) on the interlayer insulating film and performing the etchback using the SOG. In the second step, the process was performed at 3: 1. After the deposition of the oxide film-2 (22), the photoresist etchback was carried out with a selectivity of 1.04: 1.
본 발명에서는 SOG 에치백시 산화막-1과의 선택비를 1.2 : 1로 하여 공정을 진행하고, 산화막-2의 포토래지스트 에치백시에는 선택비를 1.6 : 1로 하여 공정을 진행하였다. 그 결과, 아래 표 1에 나타낸 바와 같이, SOG와 포토래지스트 에치백 선택비 변경에 의해 평탄화 단차가 높은 곳과 낮은 곳의 층간절연막인 산화막의 두께차이가 종래에는 약 4000Å 이었는데 반해 본 발명에서는 약 2500Å으로 줄어드는 효과가 발생하였다.In the present invention, the process was performed with the selectivity ratio of the oxide film-1 at the time of SOG etchback to 1.2: 1, and the selectivity was 1.6: 1 at the time of photoresist etchback of the oxide film-2. As a result, as shown in Table 1 below, the difference in thickness of the oxide film, which is an interlayer insulating film between high and low planarization steps, was approximately 4000 kPa by changing the SOG and photoresist etch back selectivity. The effect of reducing to 2500 mV occurred.
상기 표 1 및 표 2에 나타낸 바와 같이, 종래 기술에서 SOG와 포토래지스트 에치백을 동시에 사용하는 경우 평탄화는 완벽을 기할 수 있으나 이에 반해 층간절연막의 단차가 높은 곳과 낮은 곳의 두께 차이가 커서 비아 형성시 프로파일 불량과 SOG의 걸침 현상 등이 유발되었다. 이러한 SOG의 걸침 현상은 비아 형성시 SOG내 수분이 아웃개싱되어 비아 계면의 알루미늄막을 두껍게 형성하게 되어 스트래스 회복 현상 발생의 원인이 될 수 있다. 본 발명에서는 층간절연막의 평탄화를 어느 정도 약화시켜 단차가 높은 곳과 단차가 낮은 곳의 층간절연막 두께 차이를 줄어들게 함으로써 상기와 같은 종래 기술의 문제점을 즉, 전압 스트래스에 의한 수율 개선 현상을 현저히 감소시킬 수 있었다.As shown in Table 1 and Table 2, when the SOG and the photoresist etch back are simultaneously used in the prior art, the planarization can be perfect, but on the contrary, the thickness difference between the high and low level of the interlayer insulating film is large. In the formation of the via, poor profile and SOG lagging occurred. The SOG lagging phenomenon may cause the recovery of the stress due to the outgassing of moisture in the SOG when the via is formed to form a thick aluminum film at the via interface. In the present invention, the planarization of the interlayer insulating film is weakened to some extent so as to reduce the difference in thickness of the interlayer insulating film at the high step and the low step, thereby reducing the yield improvement due to the voltage stress. Could.
비아 스트립 공정의 조건Conditions of Via Strip Process
층간절연막의 형성 및 평탄화 후 아래 표 3에 나타낸 종래기술과 본 발명의 공정 조건으로 비아를 형성한 후, 이에 따른 EDS 시험을 실시하고 그 결과는 표 4에 나타냈다.After the formation and planarization of the interlayer insulating film, the vias were formed under the process conditions of the prior art and the present invention shown in Table 3 below, followed by an EDS test, and the results are shown in Table 4 below.
상기 표 4를 참조하면, 본 발명에서는 QDR과 F/R의 조건을 변경하여, 즉 린스 시간을 감축함에 따라 스트레스 회복비 감소를 확인할 수 있는 바, 이는 비아 형성시 메탈-1에서의 사이드 어택 발생 정도를 종래기술에 비해 줄이거나 억제할 수 있었음을 의미하는 것이다.Referring to Table 4, in the present invention, it can be seen that the stress recovery ratio decreases as the conditions of QDR and F / R are changed, that is, the rinse time is reduced, which causes side attack in Metal-1 when vias are formed. It means that the degree could be reduced or suppressed compared to the prior art.
RF 에칭 공정의 조건Condition of RF Etching Process
본 발명과 종래기술을 사용하여 비아에 대한 RF 에칭을 진행한 후 전압 스트래스 인가 후의 EDS 시험을 실시하였다. 공정조건과 시험 결과는 다음 표 5에 나타냈다.Using the present invention and the prior art, an RF etch was performed on the vias followed by an EDS test after voltage stress application. Process conditions and test results are shown in Table 5 below.
상기 표 5에서 확인되듯이, 순수 RF 에칭량 만을 늘리는 것은 비아 계면의 이물질을 제거하는데 효과가 없었고, 비아 전압을 높여 에칭의 실시한 결과 이물질의 제거에 효과가 가졌왔다. 이는 곧 비아 계면의 이물질 제거를 위해서는 RF 에칭의 직진성을 향상시키는 것이 중요함을 의미한다.As shown in Table 5, increasing only the pure RF etching amount was not effective to remove foreign substances at the via interface, and as a result of etching by increasing the via voltage, it was effective to remove foreign substances. This means that it is important to improve the straightness of the RF etching in order to remove foreign substances at the via interface.
이상과 같은 본 발명의 공정을 적용하여 이중 메탈 구조의 반도체 장치를 제조하면, 도 13에 도시된 바와 같이 메탈-1(10)에 사이트 어택으로 인한 빈 공간이 발생하지 않고, SOG(30)의 걸침 현상이 발생하지 않고, 베리어메탈인 TiN(12')의 끊김 현상이 발생하지 않게 된다. 따라서 파워 비아의 프로파일 불량이 발생하지 않게 된다. 이러한 사실은 도 11에 도시된 본 발명 기술로 제조한 반도체 장치의 TEM 및 SEM 사진으로부터 확인 할 수 있다.When the semiconductor device having the double metal structure is manufactured by applying the process of the present invention as described above, as shown in FIG. 13, the empty space due to the site attack is not generated in the metal-1 10 and the SOG 30 is not formed. It does not generate | occur | produce a hooking phenomenon and the disconnection phenomenon of the barrier metal TiN (12 ') does not arise. Therefore, the poor profile of the power via does not occur. This fact can be confirmed from the TEM and SEM images of the semiconductor device manufactured by the technology of the present invention shown in FIG.
이상에서 상세히 설명한 바와 같이, 본 발명은 반도체 제조공정에서 반도체 장치의 평탄화 단차가 높은 곳과 낮은 곳의 층간절연막의 두께차이(단차)를 줄이고, 비아 형성시 린스 타임을 줄이고, RF 에칭시 비아 전압을 높힘에 의해 반도체 장치의 전압 스트래스 인가 후 리셋시 수율이 개선되는 현상을 방지할 수 있다. 특히, SOG 공정을 사용하는 공정에 본 발명을 적용하면 반도체 장치의 안정적인 수율 확보와 특성 향상을 이룰 수 있다.As described in detail above, the present invention reduces the thickness difference (step difference) between the interlayer insulating films at the high and low level of the planarization step of the semiconductor device in the semiconductor manufacturing process, reduces the rinse time at the time of via formation, and the via voltage at the time of RF etching. It is possible to prevent the phenomenon that the yield is improved at the time of resetting after applying the voltage stress of the semiconductor device by increasing the. In particular, when the present invention is applied to a process using the SOG process, it is possible to secure stable yield and improve characteristics of the semiconductor device.
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