KR100460805B1 - Manufacturing method of semiconductor device to prevent yield drop caused by voltage stress - Google Patents
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Abstract
본 발명은 반도체 기판의 상부에 제 1 메탈층을 형성하는 1 단계와, 상기 결과물 상에 제 1 층간절연막 및 SOG(Spin On Glass)를 침적한 후 평탄화하는 2 단계와, 상기 결과물 상에 제 2 층간절연막을 침적한 후 포토래지스트 에치백을 실시하는 3 단계와, 상기 층간절연막에 제 1 메탈층이 노출되도록 비아를 형성하는 4 단계와, 상기 결과물의 상부에 베리어메탈과 제 2 메탈층을 증착 및 패터닝하는 5 단계를 포함하는 다중 메탈 구조의 반도체 장치 제조 공정에 있어서, 상기 2 단계의 SOG 평탄화 공정에서 SOG와 제 1 층간절연막과의 선택비를 1.4 : 1 이하로 하고, 3 단계의 제 2 층간절연막 에치백 공정에서 포토래지스트와 제 2 층간절연막의 선택비를 1.2 : 1 이상으로 조절하여 평탄화 단차가 높은 곳과 낮은 곳의 층간절연막 두께 차이를 줄이는 공정과, 상기 4 단계 공정의 비아 형성 후 QDR(Quick Drain Rinse)공정의 총 린스시간을 300초 이내로 하여 린스를 3회 이하로 실시하고, 최종 린스(F/R:Final Rinse) 공정을 60 ~ 150초 이내로 1회 실시하는 공정과, 상기 4 단계의 비아 형성 공정에서 비아 전압 -400∼-260V로 RF 에칭하는 공정을 적어도 하나 이상을 진행하여, 전압 스트래스 후 리셋시에 파워 비아에서의 프로파일 불량과 비아 계면에 산화물이 잔존함으로 인하여 발생하는 전압 스트레스 회복(Voltage Stress Recover) 현상을 해결코자 하였다.The present invention comprises the steps of forming a first metal layer on top of a semiconductor substrate, and depositing and then planarizing a first interlayer insulating film and a spin on glass (SOG) on the resultant, and a second step on the resultant. Depositing an interlayer insulating film and performing photoresist etch back; and forming a via to expose the first metal layer to the interlayer insulating film; and forming a barrier metal and a second metal layer on top of the resultant layer. In the manufacturing process of a semiconductor device having a multi-metal structure comprising five steps of deposition and patterning, the selectivity ratio between SOG and the first interlayer insulating film in the two-step SOG planarization step is 1.4: 1 or less, and the third step Reducing the difference between the thicknesses of the interlayer insulating films at high and low leveling steps by adjusting the selectivity ratio between the photoresist and the second interlayer insulating film to 1.2: 1 or more in the two-layer insulating film etchback process; After via formation of process, rinse less than 3 times with total rinse time of QDR (Quick Drain Rinse) process within 300 seconds, and perform final rinse (F / R: Final Rinse) process once within 60 ~ 150 seconds. And at least one or more RF etching processes of via via voltages of -400 to -260V in the via forming step of the four steps. We tried to solve the voltage stress recovery phenomenon caused by the residual.
Description
본 발명은 전압 스트래스에 의한 수율 저하를 방지하기 위한 반도체 장치의 제조방법에 관한 것으로, 특히 SOG(Spin On Glass) 공정을 사용하는 반도체 제조 공정에 있어서 파워 비아(Vdd Power Via)에서의 프로파일 불량과 비아 계면에 산화물이 잔존함으로 인하여 발생하는 전압 스트래스 후 리셋시의 전압 스트레스 회복(Voltage Stress Recover) 현상을 해결할 수 있는 반도체 장치의 제조방법에 관한 것이다.BACKGROUND OF THE
다중 메탈 구조를 갖는 반도체 장치의 제조공정에 있어서, 지속적인 EDS 저수율(Function Fail) 문제와 특히 전압 스트레스 인가 후 리셋시에 패일 벡터(Fail Vector)가 뒤로 밀리며 10∼20% 가량 수율이 향상되는 현상에 대해 전자빔 분석을 통해 분석해 본 결과, 이러한 전압 스트레스 회복 현상은 비아 형성시 사이드 어택에 의한 베리어메탈의 끊김 현상과, 특정 토폴로지(Power Via)의 층간절연막 두께 차이에 의한 SOG의 걸침 현상과, 그리고 비아 계면에 산화물이 잔존하여 상부 메탈 증착시 접착력이 불량해지는 현상 등 파워 비아의 프로파일 불량에서 기인된 것임을 확인할 수 있었다.In the manufacturing process of a semiconductor device having a multi-metal structure, the problem of continuous EDS Function Fail and the phenomenon that the fail vector is pushed back and the yield is improved by about 10 to 20% upon reset after voltage stress is applied As a result of electron beam analysis, the voltage stress recovery phenomenon is related to the breakage of the barrier metal due to side attack during via formation, the SOG spread due to the difference in the thickness of the interlayer insulating layer of a specific topology, and the via. It was confirmed that the oxide was left at the interface due to the poor profile of the power via, such as a phenomenon that the adhesion is poor when the upper metal deposition.
특히, 비아 형성시 사이드 어택이 발생하는 경우, 사이드 어택으로 인해 생긴 측면의 공간에 비아의 건식식각 공정 진행시 사용하는 가스의 불순물이 잔존하다가 뒷단의 열공정 진행시 그 불순물 가스가 비아 계면으로 아웃개싱(Outgasssing) 되면서 비아 계면을 오염시키기 때문에 지속적인 EDS 저수율이 발생함은 물론 제품의 신뢰성 저하를 가져온다.In particular, when a side attack occurs when vias are formed, impurities in the gas used during the dry etching process of the vias remain in the side space caused by the side attack, and then the impurity gas flows out to the via interface during the subsequent thermal process. Outgassing contaminates the via interface, resulting in low EDS yields and reduced product reliability.
이를 도 1 내지 도 8 에 도시한 종래 기술에 의한 반도체 장치의 제조공정을 참조하여 구체적으로 설명한다.This will be described in detail with reference to the manufacturing process of the semiconductor device according to the prior art shown in FIGS.
먼저 도 1 및 도 2 을 참조하면, 하부 구조물이 형성된 반도체 기판의 상부 전면에 하부 메탈로서 메탈-1(10)을 증착 및 패터닝한 후, 그 결과물 위에 제 1 층간절연막(IMD)으로서 산화막-1(20)를 형성하고 연속적으로 SOG(30)를 이용 평탄화를 진행한다.First, referring to FIGS. 1 and 2, after depositing and patterning a metal-1 (10) as a lower metal on an upper front surface of a semiconductor substrate on which a lower structure is formed, an oxide film-1 as a first interlayer insulating film (IMD) on the resultant 20 is formed and planarization is performed continuously using SOG30.
다음 도 3 및 도 4 와 같이, 상기 결과물 상에 제 2 층간절연막으로서 산화막-2(22)를 침적하고, 그 결과물 위에 포토래지스트(100)를 도포 및 노광한 후 이를 식각마스크로 사용하여 건식식각 공정을 진행하여 메탈-1(10)의 표면 일부가 노출되도록 산화막-2(22) 및 산화막-1(20)를 관통하는 비아를 형성한다.Next, as shown in FIGS. 3 and 4, an oxide film-2 (22) is deposited on the resultant as a second interlayer insulating film, and the
다음 도 5 에서와 같이, 상기 포토래지스트(100)를 제거한 후 그 상부에 베리어메탈로서 TiN(12)을 증착하고, 다음 도 6 및 도 7 에 도시된 바와 같이 스퍼터링 방식으로 상기 결과물의 상부에 메탈-2(14)를 증착 및 패터닝 한다.Next, as shown in FIG. 5, after removing the
그러나, 이와 같이 종래의 기술을 이용하여 이중 메탈 구조의 반도체를 제조함에 있어서, 비아 형성시 층간절연막의 평탄화 공정을 진행한 후 반도체 소자의 단차가 가장 큰 곳과 가장 작은 곳의 산화막 두께 차이가 비교적 커서 산화막 -1(20) 및 산화막-2(22) 사이에 내재되는 SOG(30)의 걸침 현상이 나타나고, 또한 하부의 메탈-1(10)의 표면이 일부 식각되면서 사이드 어택(Side Attack) 발생한다.However, in manufacturing a double metal structure semiconductor using a conventional technique as described above, after the planarization of the interlayer insulating film during via formation, the difference in the thickness of the oxide film between the largest and smallest steps of the semiconductor device is relatively small. Cursor of
이처럼, 베리어메탈인 TiN(12) 증착시 산화막-1(20)과 메탈-1(10)의 표면 사이에서 끊김 현상(도 5의 "A" 부분)이 발생함과 동시에 사이드 어택으로 인해 형성된 공간부(110)에 불순물 가스가 잔류하여 후속의 열 공정 진행시, 즉 상기 메탈 -2(14)가 TiN(12)의 표면에 증착되는 과정에서 도 7의 부호 "B"로 나타낸 바와 같이, 비아 내부에 생긴 공간부(110)를 따라 산화막-1,-2(20)(22) 사이에 내재된 SOG(30)으로부터 O2가스가 아웃개싱(Outgasing)된다. 그리고, 이처럼 아웃개싱된 O2가스가 도8에 도시된 비아 하부의 "C" 부분을 통해 사이드 어택에 의해 생긴 공간으로 침투하여 메탈-1(10) 표면의 불량을 유발하여 결국 파워 비아에 불량을 야기시키게 된다.As such, when the
이러한 파워 비아의 불량 상태는 도 9 및 도 10 에 도시된 TEM(Transmission Election Microscope) 및 SEM(주사 현미경) 사진을 통하여 확인할 수 있다.The defective state of the power vias may be confirmed through transmission emission microscope (TEM) and scanning microscope (SEM) images shown in FIGS. 9 and 10.
도 8 에서 설명된 SOG 걸침 현상은 도 9의 부호 "D"로 표시된 영역을 통해 확인할 수 있으며, 불량 포인트는 "point-1", "point-2", "point-3"으로 표시하였다.The SOG striking phenomenon described in FIG. 8 can be confirmed through an area indicated by the symbol “D” in FIG. 9, and defective points are indicated by “point-1”, “point-2”, and “point-3”.
또한, 도 10를 참조하면, 비아내에 발생된 사이드 어택(원으로 표시한 부분)및 베리어 메탈의 끊김이 존재함을 확인할 수 있다.Also, referring to FIG. 10, it can be seen that there is a break in the side attack (circled portion) and the barrier metal generated in the via.
따라서 본 발명의 목적은 파워 비아의 불량을 방지하여 전압 스트래스 인가 후 리셋시에 발생하는 전압 스트래스에 의한 수율 저하 현상을 방지할 수 있는 반도체 장치의 제조방법을 제공하는 데에 있다.Accordingly, it is an object of the present invention to provide a method of manufacturing a semiconductor device that can prevent a failure of a power via and prevent a yield drop caused by voltage stress occurring upon reset after application of voltage stress.
이러한 본 발명의 목적을 달성하기 위한 전압 스트래스에 의한 수율 저하를 방지하기 위한 반도체 장치의 제조방법은, 반도체 장치의 다중 메탈 구조를 형성하는 과정에서 있어서, 구체적으로 하부 구조물이 형성된 반도체 기판의 상부에 제 1 메탈층을 형성하는 1 단계와, 상기 결과물 상에 제 1 층간절연막 및 SOG(Spin On Glass)를 침적한 후 평탄화하는 2 단계와, 상기 결과물 상에 제 2 층간절연막을 침적한 후 포토래지스트 에치백을 실시하는 3 단계와, 상기 층간절연막에 제 1 메탈층이 노출되도록 비아를 형성하는 4 단계와, 상기 결과물의 상에 베리어메탈과 제 2 메탈층을 증착 및 패터닝하는 5 단계를 포함하는 다중 메탈 구조의 반도체 장치 제조 공정에 있어서, 상기 2 단계의 SOG 평탄화 공정에서 SOG와 제 1 층간절연막과의 선택비를 1.4 : 1 이하로 하고, 3 단계의 제 2 층간절연막 에치백 공정에서 포토래지스트와 제 2 층간절연막의 선택비를 1.2 : 1 이상으로 조절하여 평탄화 단차가 높은 곳과 낮은 곳의 층간절연막 두께 차이를 줄이는 공정과, 상기 4 단계의 비아 형성 공정에서 QDR 공정의 총 린스시간을 300초 이내로 하여 린스를 3회 이하로 실시하고, 최종 린스(F/R)공정을 60 ~ 150초 이내로 1회 실시하는 공정과, 상기 4 단계의 비아 형성 공정에서 비아 전압 -400∼-260V로 RF(Radio Frequency) 에칭을 실시하는 공정을 적어도 하나 이상 진행하여, 전압 스트래스 후 리셋시에 파워 비아에서의 프로파일 불량과 비아 계면에 산화물 잔존시 발생하게 되는 전압 스트레스 회복(Voltage Stress Recover) 현상을 해결한 데에 그 특징이 있다.In the method of manufacturing a semiconductor device for preventing a decrease in yield due to voltage stress for achieving the object of the present invention, in the process of forming a multi-metal structure of the semiconductor device, specifically in the upper portion of the semiconductor substrate on which the lower structure is formed A first step of forming a first metal layer, a second step of depositing and then planarizing a first interlayer insulating film and a spin on glass (SOG) on the resultant, and a second step of depositing a second interlayer insulating film on the resultant Three steps of performing a etch back, four steps of forming a via to expose the first metal layer on the interlayer insulating film, and five steps of depositing and patterning a barrier metal and a second metal layer on the resultant. In the semiconductor device manufacturing process of the multi-metal structure, the selectivity ratio between SOG and the first interlayer insulating film in the two-step SOG planarization step is 1.4: 1 or less, 3 Reducing the difference between the thicknesses of the interlayer insulating films at high and low leveling planes by adjusting the selectivity ratio between the photoresist and the second interlayer insulating film to 1.2: 1 or more in the second interlayer insulating film etchback process; In the via forming process, the rinse is performed three times or less with the total rinse time of the QDR process within 300 seconds, and the final rinse (F / R) process is performed once within 60 to 150 seconds. At least one process of performing RF (Radio Frequency) etching at a via voltage of -400 to -260V is performed in the via formation process, so that the occurrence of defects in the profile of the power via and oxide remaining at the via interface during reset after voltage stress is performed. It is characteristic in solving the voltage stress recovery phenomenon.
이러한 본 발명은 층간절연막 사이에 SOG를 포함하지 않는 반도체 소자의 제조공정에서도 유효하다.This invention is effective also in the manufacturing process of the semiconductor element which does not contain SOG between interlayer insulation films.
본 발명은 기존의 반도체 공정으로 하부 구조물이 형성된 반도체 기판 상부에 메탈-1을 증착 및 패터닝한 후 그 위에 층간절연막 형성, 비아 스트립 및 메탈 -2 형성 공정을 진행하는 공정에서, 층간절연막의 평탄화, 비아 스트립 및 RF 에칭 조건을 다음과 같이 변경하여 적어도 한 공정을 실시함으로서 프로파일이 우수한 비아를 형성할 수 있다. 가장 바람직한 방법은 이들 3가지 공정을 함께 실시하는 것이다.According to the present invention, in the process of depositing and patterning metal-1 on a semiconductor substrate on which a lower structure is formed by a conventional semiconductor process, and then forming an interlayer insulating film, a via strip, and a metal-2 forming process, planarization of the interlayer insulating film, At least one process may be performed by changing the via strip and the RF etching conditions as follows to form a good profile via. The most preferred method is to carry out these three processes together.
본 발명에 따른 층간절연막의 평탄화 공정, 비아 스트립 공정 및 RF 에칭 공정은 다음과 같으며, 이를 종래방법에 의한 이중 메탈의 반도체 장치 제조공정을 보인 도 1 내지 도 8을 참조하여 설명한다.The planarization process, the via strip process, and the RF etching process of the interlayer insulating film according to the present invention are as follows, which will be described with reference to FIGS. 1 to 8 illustrating a process of manufacturing a double metal semiconductor device by a conventional method.
층간절연막(IMD) 평탄화 공정의 조건Conditions of Interlayer Insulating Film (IMD) Planarization Process
종래기술에서는 메탈-1(10) 형성 후 그 위에 층간절연막으로 산화막-1(20)을 침적하고 SOG를 이용 에치백을 진행함에 있어서 SOG와 산화막-1에 대한 에치백 선택비를 1단계에서는 1.4 : 1로 하고 2단계에서는 3 : 1로 하여 공정을 진행하였고, 그 후 산화막-2(22) 침적한 후 포토래지스트 에치백을 실시함에 있어서는 선택비를 1.04 : 1로 하여 공정을 진행하였다.In the prior art, after the formation of the metal-1 (10), the etchback selectivity ratio for the SOG and the oxide film-1 is 1.4 in the first step in depositing the oxide film-1 (20) on the interlayer insulating film and performing the etchback using the SOG. In the second step, the process was performed at 3: 1. After the deposition of the oxide film-2 (22), the photoresist etchback was carried out with a selectivity of 1.04: 1.
본 발명에서는 SOG 에치백시 SOG와 산화막-1과의 에치백 선택비를 종래의 1.4 : 1에 비해서 보다 낮은 1.2 : 1로 유지한다. 그리고, 상기 산화막-2의 포토래지스트 에치백시의 포토레지스트의 산화막-2의 에치백 선택비는 종래의 1.2 : 1에 비해 보다 높은 1.6 : 1로 유지한다.In the present invention, the etchback selectivity ratio between SOG and oxide film-1 at the time of SOG etchback is maintained at 1.2: 1, which is lower than that of the conventional 1.4: 1. The etchback selectivity of the oxide film-2 of the photoresist during the photoresist etchback of the oxide film-2 is maintained at 1.6: 1 higher than that of the conventional 1.2: 1.
그 결과, 아래 표 1에 나타낸 바와 같이, SOG와 포토래지스트 에치백 선택비 변경에 의해 평탄화 단차가 높은 곳과 낮은 곳의 층간절연막인 산화막의 두께차이가 종래에는 약 4000Å 이었는데 반해 본 발명에서는 약 2500Å으로 줄어드는 효과가 발생하였다.As a result, as shown in Table 1 below, the difference in thickness of the oxide film, which is an interlayer insulating film between high and low planarization steps, was approximately 4000 kPa by changing the SOG and photoresist etch back selectivity. The effect of reducing to 2500 mV occurred.
[표 1]TABLE 1
[표 2]TABLE 2
상기 표 1 및 표 2에 나타낸 바와 같이, 종래 기술에서 SOG와 포토래지스트 에치백을 동시에 사용하는 경우 평탄화는 완벽을 기할 수 있으나 이에 반해 층간절연막의 단차가 높은 곳과 낮은 곳의 두께 차이가 커서 비아 형성시 프로파일 불량과 SOG의 걸침 현상 등이 유발되었다. 이러한 SOG의 걸침 현상은 비아 형성시 SOG내 수분이 아웃개싱되어 비아 계면의 알루미늄막을 두껍게 형성하게 되어 스트래스 회복 현상 발생의 원인이 될 수 있다. 본 발명에서는 층간절연막의 평탄화를 어느 정도 약화시켜 단차가 높은 곳과 단차가 낮은 곳의 층간절연막 두께 차이를 줄어들게 함으로써 상기와 같은 종래 기술의 문제점을 즉, 전압 스트래스에 의한 수율 저하 현상을 현저히 감소시킬 수 있었다.As shown in Table 1 and Table 2, when the SOG and the photoresist etch back are simultaneously used in the prior art, the planarization can be perfect, but on the contrary, the thickness difference between the high and low level of the interlayer insulating film is large. In the formation of the via, poor profile and SOG lagging occurred. The SOG lagging phenomenon may cause the recovery of the stress due to the outgassing of moisture in the SOG when the via is formed to form a thick aluminum film at the via interface. In the present invention, the planarization of the interlayer insulating film is weakened to some extent so as to reduce the difference in thickness of the interlayer insulating film at the high step and the low step, thereby remarkably reducing the above-mentioned problems of the prior art, that is, the yield drop due to voltage stress. Could.
비아 스트립 공정의 조건Conditions of Via Strip Process
층간절연막의 형성 및 평탄화 후 아래 표 3에 나타낸 종래기술과 본 발명의 공정 조건으로 비아를 형성한 후, 이에 따른 EDS 시험을 실시하고 그 결과는 표 4에 나타냈다.After the formation and planarization of the interlayer insulating film, the vias were formed under the process conditions of the prior art and the present invention shown in Table 3 below, followed by an EDS test, and the results are shown in Table 4 below.
[표 3]TABLE 3
[표 4]TABLE 4
상기 표 3 및 표 4를 참조하여 본 발명에 따른 두 개의 실시예를 나타내는 본발명-1 및 본발명-2의 공정조건 및 그에 따른 효과를 설명하면 다음과 같다.Referring to Table 3 and Table 4 will be described the process conditions and effects thereof of the present invention-1 and the present invention-2 showing two embodiments according to the present invention.
먼저, 본발명-1의 공정조건을 살펴보면, 1회당 약 150초가 소요되는 QDR(Quick Drain Rinse)공정을 총 2회 실시하여 QDR총 린스공정을 300초간 실시한 후, 최종 린스 공정(F/R:Final Rinse)을 약 150초간 실시한다. 그 결과, 스트래스전후의 수율변화가 1.9%로 근소한 차이를 나타내고 있음을 알 수 있다.First, referring to the process conditions of the present invention-1, the QDR (Quick Drain Rinse) process, which takes about 150 seconds per one time, is performed twice, and the total QDR rinse process is performed for 300 seconds, and then the final rinse process (F / R: Final Rinse) for about 150 seconds. As a result, it can be seen that the change in yield before and after the stria showed a slight difference of 1.9%.
한편, 본발명-2의 공정 조건을 살펴보면, 약 300초간 QDR 총 린스공정을 실시한 후, 최종 린스 공정을 약 60초간 실시한다. 그 결과 얻어진 스트래스 전후의 수율변화는 0.5%로 상기 본발명-1의 공정조건하에서 실시한 경우에 보다 근소한 수율변화를 나타냄을 알 수 있다.On the other hand, looking at the process conditions of the present invention-2, after performing a total rinse step QDR for about 300 seconds, the final rinse step is performed for about 60 seconds. As a result, the yield change before and after the strass is 0.5%, and it can be seen that a slight change in yield is obtained when the process is carried out under the process conditions of the present invention-1.
이와 같이, 본 발명에서는 각각의 실시예 본발명-1 및 본발명-2에 기재된 바와 같이, 비아 형성공정시 QDR 공정조건과 최종 린스 공정을 변경하여, 즉 종래에 비해 전체적으로 린스시간을 감축함으로 인해 스트레스 회복비 감소를 확인할 수 있는 바, 이는 비아 형성시 메탈-1에서의 사이드 어택 발생 정도를 종래기술에 비해 현저히 줄이거나 억제할 수 있었음을 의미하는 것이다.As described above, the present invention changes the QDR process condition and the final rinse process during the via forming process, that is, the overall rinse time is reduced as compared with the prior art. It can be seen that the reduction of the stress recovery ratio, which means that the formation of the side attack in the metal-1 during the via formation was significantly reduced or suppressed compared to the prior art.
RF 에칭 공정의 조건Condition of RF Etching Process
본 발명과 종래기술을 사용하여 비아에 대한 RF 에칭을 진행한 후 전압 스트래스 인가 후의 EDS 시험을 실시하였다. 공정조건과 시험 결과는 다음 표 5에 나타냈다.Using the present invention and the prior art, an RF etch was performed on the vias followed by an EDS test after voltage stress application. Process conditions and test results are shown in Table 5 below.
[표 5]TABLE 5
상기 표 5에서 확인되듯이, 순수 RF 에칭량 만을 늘리는 것은 비아 계면의 이물질을 제거하는데 효과가 없었고, 비아 전압을 높여 에칭의 실시한 결과 이물질의 제거에 효과가 가졌왔다. 즉, 본 발명에서는 본발명-1 및 본발명-2에 기재되어 있는 바와 같이, 층간절연막에 비아를 형성한 후 -400~-260V로 RF에칭을 실시함으로써 스트레스 전후의 수율변화를 감소시킨다. 이는 곧 비아 계면의 이물질 제거를 위해서는 RF 에칭의 직진성을 향상시키는 것이 중요함을 의미하는 것이다.As shown in Table 5, increasing only the pure RF etching amount was not effective to remove foreign substances at the via interface, and as a result of etching by increasing the via voltage, it was effective to remove foreign substances. That is, in the present invention, as described in the present invention-1 and the invention-2, after forming a via in the interlayer insulating film, RF etching is performed at -400 to -260V to reduce the yield change before and after stress. This means that it is important to improve the straightness of the RF etching in order to remove foreign substances at the via interface.
이상과 같은 본 발명의 공정을 적용하여 이중 메탈 구조의 반도체 장치를 제조하면, 도 13에 도시된 바와 같이 메탈-1(10)에 사이트 어택으로 인한 빈 공간이 발생하지 않고, SOG(30)의 걸침 현상이 발생하지 않으며, 베리어메탈인 TiN(12')의 끊김 현상이 발생하지 않게 된다. 따라서 파워 비아의 프로파일 불량이 발생하지 않게 된다. 이러한 사실은 도 11 및 도 12에 도시된 본 발명의 기술로 제조한 반도체 장치의 TEM 및 SEM 사진으로부터 확인할 수 있다. 즉, 도 11의 "poing-4" 및 "point-5"는 종래 도면인 도 9의 "point-1", "point-2", "point-3"에 해당되는 영역인데, 도면을 통해 알 수 있는 바와 같이 불량이 발생되지 않은 양호한 프로파일을 확인할 수 있다.When the semiconductor device of the double metal structure is manufactured by applying the process of the present invention as described above, as shown in FIG. No hooking occurs and the breaking of the barrier metal TiN 12 'does not occur. Therefore, the poor profile of the power via does not occur. This fact can be confirmed from the TEM and SEM images of the semiconductor device manufactured by the technique of the present invention shown in FIGS. 11 and 12. That is, "poing-4" and "point-5" of FIG. 11 are areas corresponding to "point-1", "point-2", and "point-3" of FIG. 9, which are conventional drawings. As can be seen, a good profile without defects can be identified.
이상에서 상세히 설명한 바와 같이, 본 발명은 반도체 제조공정에서 반도체 장치의 평탄화 단차가 높은 곳과 낮은 곳의 층간절연막의 두께차이(단차)를 줄이고, 비아 형성시 린스 타임을 줄이고, RF 에칭시 비아 전압을 높힘에 의해 반도체 장치의 전압 스트래스 인가 후 리셋시 수율이 저하되는 현상을 방지할 수 있다. 특히, SOG 공정을 사용하는 공정에 본 발명을 적용하면 반도체 장치의 안정적인 수율 확보와 특성 향상을 이룰 수 있다.As described in detail above, the present invention reduces the thickness difference (step difference) between the interlayer insulating films at the high and low level of the planarization step of the semiconductor device in the semiconductor manufacturing process, reduces the rinse time at the time of via formation, and the via voltage at the time of RF etching. Increasing the voltage of the semiconductor device can prevent a phenomenon in which the yield is lowered when the semiconductor device is applied after voltage stress is applied. In particular, when the present invention is applied to a process using the SOG process, it is possible to secure stable yield and improve characteristics of the semiconductor device.
도 1 내지 도 8 은 SOG(Spin On Glass) 공정을 사용하는 반도체 장치의 종래 방법에 의한 제조공정순 단면도.1 to 8 are cross-sectional views of a manufacturing process according to a conventional method of a semiconductor device using a spin on glass (SOG) process.
도 9 및 도 10 는 종래 기술에 의한 반도체 장치의 비아 불량 상태를 나타낸 TEM 및 SEM 사진.9 and 10 are TEM and SEM photographs showing a via failure state of a semiconductor device according to the prior art.
도 11 및 도 12 는 본 발명의 제조 방법에 의해 형성된 비아 상태를 나타낸 TEM 및 SEM 사진.11 and 12 are TEM and SEM images showing the via state formed by the manufacturing method of the present invention.
도 13은 본 발명의 제조 방법에 의해 형성된 우수한 프로파일을 나타내는 반도체 장치의 단면도.Fig. 13 is a sectional view of a semiconductor device showing an excellent profile formed by the manufacturing method of the present invention.
< 도면의 주요부분에 대한 부호의 설명 ><Description of Symbols for Major Parts of Drawings>
10 : 메탈-1 12, 12' : TiN10: metal-1 12, 12 ': TiN
14, 14' : 메탈-2 20 : 산화막-114, 14 ': metal-2 20: oxide film-1
22 : 산화막-2 30 : SOG22: oxide film-2 30: SOG
100 : 포토래지스트 110 : 공간부100: photoresist 110: space
Claims (7)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970046486A KR100460805B1 (en) | 1997-09-10 | 1997-09-10 | Manufacturing method of semiconductor device to prevent yield drop caused by voltage stress |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970046486A KR100460805B1 (en) | 1997-09-10 | 1997-09-10 | Manufacturing method of semiconductor device to prevent yield drop caused by voltage stress |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990025046A KR19990025046A (en) | 1999-04-06 |
| KR100460805B1 true KR100460805B1 (en) | 2005-05-27 |
Family
ID=43665045
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970046486A KR100460805B1 (en) | 1997-09-10 | 1997-09-10 | Manufacturing method of semiconductor device to prevent yield drop caused by voltage stress |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100460805B1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100722137B1 (en) | 2005-12-26 | 2007-05-25 | 동부일렉트로닉스 주식회사 | Method of manufacturing semiconductor device |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS63276246A (en) * | 1987-05-08 | 1988-11-14 | Nec Corp | Semiconductor device |
| JPH01152651A (en) * | 1987-12-09 | 1989-06-15 | Oki Electric Ind Co Ltd | Formation of multilayer wiring |
| JPH05166808A (en) * | 1991-12-18 | 1993-07-02 | Nippon Precision Circuits Kk | Manufacture of flattened thin film in semiconductor device |
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-
1997
- 1997-09-10 KR KR1019970046486A patent/KR100460805B1/en not_active IP Right Cessation
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Also Published As
| Publication number | Publication date |
|---|---|
| KR19990025046A (en) | 1999-04-06 |
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