KR19990024350A - Semiconductor memory device and manufacturing method thereof - Google Patents

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KR19990024350A
KR19990024350A KR1019970045371A KR19970045371A KR19990024350A KR 19990024350 A KR19990024350 A KR 19990024350A KR 1019970045371 A KR1019970045371 A KR 1019970045371A KR 19970045371 A KR19970045371 A KR 19970045371A KR 19990024350 A KR19990024350 A KR 19990024350A
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이동덕
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김영환
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Abstract

본 발명은 반도체 메모리 소자 및 그 제조방법에 관한 것으로, 특히 고집적화된 반도체 메모리 소자의 비트라인과 게이트의 쇼트현상을 제거한 반도체 메모리 소자 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device and a method of manufacturing the same, and more particularly, to a semiconductor memory device and a method of manufacturing the semiconductor memory device in which the short lines of the bit lines and gates of the highly integrated semiconductor memory device are eliminated.

본 발명은 게이트 전극 상부에지에 등방성 식각을 해줌으로써 오목형상부를 형성하여, 게이트 전극과 비트라인과 소정간격을 확보함으로써, 쇼트현상을 방지할 수 있는 반도체 메모리 소자 및 그 제조방법을 제공한다.The present invention provides a semiconductor memory device and a method of manufacturing the same, which form a concave portion by isotropic etching the upper edge of the gate electrode to secure a predetermined distance from the gate electrode and the bit line, thereby preventing short phenomenon.

Description

반도체 메모리 소자 및 그 제조방법Semiconductor memory device and manufacturing method thereof

본 발명은 반도체 메모리 소자 및 그 제조방법에 관한 것으로, 특히 고집적화된 반도체 메모리 소자의 비트라인과 게이트의 쇼트현상을 제거한 반도체 메모리소자 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device and a method of manufacturing the same, and more particularly, to a semiconductor memory device and a method of manufacturing the semiconductor memory device in which the short lines of the bit lines and gates of the highly integrated semiconductor memory device are eliminated.

반도체 메모리 소자가 고집적화함에 따라 소자간의 거리가 매우 가까워지고 있다. 특히, 최근에는 그 디자인 룰(design rule)이 0.18㎛ 이하로 떨어짐에 따라, 소자간의 쇼트현상을 방지하기 위해, 자기정렬(self align) 콘택형성이 상용화되고 있다.As semiconductor memory devices are highly integrated, the distance between the devices becomes very close. In particular, in recent years, as the design rule falls below 0.18 µm, self-aligned contact formation has been commercialized in order to prevent short phenomenon between devices.

도 1은 종래의 일반적인 반도체 소자를 설명하기 위한 단면도이다.1 is a cross-sectional view illustrating a conventional general semiconductor device.

도 1에서, 11은 반도체 기판, 12는 게이트 옥사이드, 13은 게이트 전극, 14는 마스크 산화막, 15는 식각장벽, 16은 절연 산화막, 17은 비트라인, A는 게이트 전극과 비트라인과의 최단거리 및 C는 콘택을 각각 나타낸 것이다.1, 11 is a semiconductor substrate, 12 is a gate oxide, 13 is a gate electrode, 14 is a mask oxide film, 15 is an etch barrier, 16 is an insulating oxide film, 17 is a bit line, and A is a shortest distance between the gate electrode and the bit line. And C represent contacts, respectively.

도 1을 참조하면, 종래의 일반적인 경우, 반도체 기판(11) 상에 형성된 게이트 전극(13) 사이에 등방성 식각을 실시한 후 자기정렬 콘택(C)이 형성되고, 그 위에 전도성 전극인 비트라인(17)이 형성되었다.Referring to FIG. 1, in a conventional case, a self-aligned contact C is formed after isotropic etching between gate electrodes 13 formed on a semiconductor substrate 11, and a bit line 17, which is a conductive electrode, is formed thereon. ) Was formed.

또한, 도 1을 참조하면, 게이트(13)와 비트라인(17) 사이에 식각벽이 잔존해 있다. 이는 식각장벽이 게이트 스페이서로서도 사용될 수 있음을 제시한다.In addition, referring to FIG. 1, an etch wall remains between the gate 13 and the bit line 17. This suggests that the etch barrier can also be used as a gate spacer.

상기한 바와 같이, 0.18㎛의 미세 디자인 룰에서는, 자기정렬 콘택형성을 위한 식각장벽(15)이 200Å 내지는 500Å의 두께로 형성되는 것이 요망되고 있다.As described above, in the fine design rule of 0.18 mu m, it is desired that the etching barrier 15 for forming the self-aligned contact is formed to have a thickness of 200 kPa to 500 kPa.

따라서, 종래 기술은 도 1에 도시된 바와 같이, 식각장벽(15) 및 그 하부의 마스크 산화막(14)은 건식식각으로 인해 일부가 식각되어, 게이트 전극(1)과 비트라인(17)의 최단 거리(A)가 매우 작아, 전기적 쇼트의 가능성이 매우 크다. 이는 실제의 경우, 반도체 소자의 수율이 저하되고, 신뢰도에도 악영향을 미친다.Therefore, in the related art, as shown in FIG. 1, the etching barrier 15 and the mask oxide layer 14 under the etching portion are partially etched due to dry etching, and thus the shortest of the gate electrode 1 and the bit line 17 is formed. The distance A is very small and the possibility of electrical short is very large. In practice, this lowers the yield of semiconductor elements and adversely affects reliability.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여, 게이트 전극과 비트라인과의 최단 거리(A)를 넓혀줌으로써, 전기적 쇼트현상을 제거한 반도체 메모리 소자를 제공하는데 그 목적이 있다.Accordingly, an object of the present invention is to provide a semiconductor memory device in which an electrical short phenomenon is eliminated by increasing the shortest distance A between a gate electrode and a bit line in order to solve the above problems.

또한, 본 발명의 다른 목적은 상기한 반도체 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.Another object of the present invention is to provide a method of manufacturing the semiconductor memory device.

도 1은 종래 기술에 따른 반도체 메모리 소자를 설명하기 위한 단면도.1 is a cross-sectional view for explaining a semiconductor memory device according to the prior art.

도 2A 내지 도 2E는 본 발명에 따른 제 1실시예를 설명하기 위한 공정도.2A to 2E are process drawings for explaining the first embodiment according to the present invention.

도 3은 본 발명에 따른 제 2실시예를 설명하기 위한 단면도.3 is a cross-sectional view for explaining a second embodiment according to the present invention.

도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of drawings

21, 31 : 반도체 웨이퍼22, 32 : 게이트 옥사이드21, 31: semiconductor wafer 22, 32: gate oxide

23, 24 ; 게이트 전극24, 34 : 마스크 산화막23, 24; Gate electrodes 24 and 34: mask oxide film

25, 35 : 식각장벽26, 36 ; 절연 산화막25, 35: etching barriers 26, 36; Insulation Oxide

26', 39 : 스페이서27 : 콘택마스크26 ', 39: spacer 27: contact mask

28, 38 : 비트라인28, 38: bit line

상기와 같은 목적을 달성하기 위해 본 발명은, 웨이퍼 상에 소정 간격 이격, 배치된 게이트 전극, 게이트 전극 사이의 웨이퍼에 형성된 접합 영역, 상기 게이트전극과는 이격, 절연되며, 상기 접합 영역과 콘택되는 전도 배선을 포함하는 반도체 메모리 소자로서, 상기 게이트 전극은, 웨이퍼 표면으로부터 게이트 절연막, 전도막으로 적층되어 있으며, 상기 전도막의 양측 가장자리 부분에는, 내측으로 소정 깊이만큼 함몰된 오목부가 형성된 것을 특징으로 한다.In order to achieve the above object, the present invention is a predetermined interval spaced on the wafer, the gate electrode disposed, the junction region formed in the wafer between the gate electrode, spaced apart from the gate electrode, insulated, and contact with the junction region A semiconductor memory device comprising a conductive wiring, wherein the gate electrode is stacked from a wafer surface into a gate insulating film and a conductive film, and recesses formed inwardly by a predetermined depth are formed at both edge portions of the conductive film. .

또한, 본 발명에 따른 제조방법은, 반도체 웨이퍼상에 게이트 절연막, 게이트 전극용 전도층, 마스크용 산화막을 순차적으로 적층하는 단계; 상기 마스크용 산화막과, 게이트 전극용 전도층 및 게이트 절연막을 소정 부분 식각하여 게이트 전극을 형성하는 단계; 상기 반도체 웨이퍼 결과물 상부에 식각 장벽막을 증착하는 단계; 상기 식각 절연막 상부에 층간 절연막을 증착하는 단계; 상기 게이트 전극의 측부의 웨이퍼 표면이 노출되도록 층간 절연막 및 식각 장벽막을 식각하는 단계; 상기 노출된 웨이퍼 표면과 콘택되도록 전도 배선을 형성하는 단계를 포함하며, 상기 마스크용 산화막과, 게이트 전극용 전도층 및 게이트 절연막을 식각하는 단계는, 상기 마스크용 산화막과 게이트 전극용 전도층간의 식각 속도차를 이용하여, 게이트 전극용 전도층의 상부로부터 소정 두께만큼이 함몰되도록 등방성 식각하는 단계와, 상기 마스크용 산화막의 형태로 이방성 식각하는 단계를 포함한다.In addition, the manufacturing method according to the present invention comprises the steps of: sequentially depositing a gate insulating film, a gate electrode conductive layer, a mask oxide film on a semiconductor wafer; Forming a gate electrode by partially etching the mask oxide film, the gate electrode conductive layer, and the gate insulating film; Depositing an etch barrier layer on the semiconductor wafer product; Depositing an interlayer insulating film on the etching insulating film; Etching the interlayer insulating film and the etch barrier film to expose the wafer surface of the side of the gate electrode; And forming a conductive wiring so as to contact the exposed wafer surface, and etching the mask oxide film, the gate electrode conductive layer, and the gate insulating film may include etching between the mask oxide film and the gate electrode conductive layer. Isotropic etching using a speed difference so as to be recessed by a predetermined thickness from an upper portion of the conductive layer for the gate electrode, and anisotropic etching in the form of the oxide film for the mask.

본 발명에 따르면, 게이트 전극에 형성된 오목형상부에 의해 전도성 전극인 비트라인과 게이트 전극 사이에 소정의 간격이 확보된다.According to the present invention, a predetermined gap is secured between the bit line as the conductive electrode and the gate electrode by the concave portion formed in the gate electrode.

[실시예]EXAMPLE

이하, 도면을 참조하여 본 발명을 보다 상세하게 설명한다.Hereinafter, the present invention will be described in more detail with reference to the drawings.

첨부한 도면 도 2A 내지 도 2E는 본 발명에 따른 제 1실시예를 설명하기 위한 공정도이다.2A to 2E are process drawings for explaining the first embodiment according to the present invention.

도 2A에서, 21은 웨이퍼, 22는 게이트 옥사이드, 23은 게이트 전극, 24는 마스크 산화막, D는 게이트 전극의 오목형상부, x는 오목형상부(D)의 수평길이, y는 오목형상부(D)의 수직 길이를 각각 나타낸 것이다.2A, 21 is a wafer, 22 is a gate oxide, 23 is a gate electrode, 24 is a mask oxide film, D is a concave portion of the gate electrode, x is a horizontal length of the concave portion D, and y is a concave portion ( The vertical lengths of D) are shown respectively.

도 2A에 도시된 바와 같은 구조물은, 우선 웨이퍼(21)위에 옥사이드, 게이트전극물질, 산화막이 순차 적층된다. 본 실시예에서는 게이트 전극물질은 텅스텐을 사용하였으나, 폴리실리콘, 텅스텐 실리사이드 등의 물질이 사용될 수 있다.In the structure as shown in FIG. 2A, an oxide, a gate electrode material, and an oxide film are sequentially stacked on the wafer 21 first. In this embodiment, tungsten is used as the gate electrode material, but a material such as polysilicon and tungsten silicide may be used.

다음으로, 게이트 마스크를 사용하여 식각공정을 실시하여, 상부로부터 마스크 산화막(24), 게이트 전극(23) 및 게이트 옥사이드(21)의 구조물을 형성한다. 제 1실시예에서는 상기의 구조물간의 간격이 0.30㎛ 이하, 보다 바람직하게는 0.20㎛ 이하가 되는, 비교적 디자인 룰이 미세한 경우에 해당한다.Next, an etching process is performed using the gate mask to form a structure of the mask oxide film 24, the gate electrode 23, and the gate oxide 21 from the top. In the first embodiment, this corresponds to a case where the design rule is relatively fine, wherein the spacing between the structures is 0.30 µm or less, more preferably 0.20 µm or less.

또한, 본 실시예에서는 상기 텅스텐의 게이트 전극(23)을 상부로부터 전체 게이트 전극의 두께의 10% 내지는 80%, 보다 바람직하게는 30% 내지는 60% 정도를 등방성 식각, 나머지는 부분을 이방성 식각하여, 도시된 바와 같은 오목 형상부(D)가 형성된 게이트 전극(23)을 형성하였다.In this embodiment, the gate electrode 23 of tungsten is isotropically etched from about 10% to 80% of the thickness of the entire gate electrode, more preferably about 30% to 60%, and the rest is anisotropically etched. The gate electrode 23 in which the concave portion D as shown is formed is formed.

여기서, 오목 형상부(D)의 수직길이(y) 대(對), 수평길이(x)의 비율이 5 내지 1/5로 하며, 보다 바람직하게는 2 내지는 1/2로 한다.Here, the ratio of the vertical length y to the horizontal length x of the concave portion D is 5 to 1/5, more preferably 2 to 1/2.

아울러, 본 실시예에서는 상기 등방성 식각시 식각가스, 예를 들어 SF6가스에 폴리머 형성이 적은 O2, N2또는 HBr 등의 가스량과 가스의 압력, 그리고 사용전력을 조절하여, 상기 식각가스에 의한 식각속도를 조절하는 방법으로, 건식 등방성 식각을 실시하였다. 그러나, 다른 실시예에서는 습식 등방성 식각을 실시할 수도 있다.In addition, in the present embodiment, the amount of gas, such as O 2 , N 2, or HBr, which has little polymer formation in the etching gas, for example, SF 6 gas, the pressure of the gas, and the power used in the isotropic etching, may be adjusted. Dry isotropic etching was performed as a method of controlling the etching rate by However, in other embodiments, wet isotropic etching may be performed.

도 2B는 도 2A의 구조물에 식각장벽(25)을 100Å 내지는 1000Å, 보다 바람직하게는 100Å 내지는 400Å의 두께로 형성한 후, 평탄화 절연성분인 BPSG 등을 그 상부에 형성하여 절연 산화막(26)을 형성한 것을 도시한 것이다.FIG. 2B shows that the etching barrier 25 is formed in the structure of FIG. It shows what was formed.

본 실시예에서는 절연 산화막(26)과의 식각 선택비를 고려하여, 식각장벽(25)은 질화막으로 형성하였다.In this embodiment, in consideration of the etching selectivity with the insulating oxide film 26, the etching barrier 25 is formed of a nitride film.

도 2C는 도 2B의 구조물상에 콘택 마스크(27)가 정의돼 있는 것을 도시한 것이다. 도 2C의 구조물에 식각공정을 실시하여 절연 산화막(26)을 식각하는데, 본 실시예에서는 과도식각을 실시하여, 도 2D에 도시된 바와 같이, 마스크 산화막(24) 및 식각장벽(25)도 일부 식각되도록 한다. 따라서, 본 실시예에서는 도 2D의 26'과 같은 질화막의 스페이서가 형성된다.FIG. 2C shows that a contact mask 27 is defined on the structure of FIG. 2B. An etching process is performed on the structure of FIG. 2C to etch the insulating oxide layer 26. In the present embodiment, the etching oxide layer 26 is overetched, and as shown in FIG. 2D, the mask oxide layer 24 and the etching barrier 25 are also partially. Etch it. Therefore, in this embodiment, a spacer of a nitride film as shown in 26 'in Fig. 2D is formed.

다음으로 도 2E에 도시된 바와 같이, 콘택 마스크(27)를 제거하고, 콘택(C)에 비트라인 물질을 증착한 후, 비트라인 마스크를 이용하여 식각공정을 실시하여, 반도체 메모리 소자의 비트라인(27)을 형성한다. 본 실시예에서는 비트라인 물질로서 텅스텐을 사용하였다.Next, as shown in FIG. 2E, the contact mask 27 is removed, the bit line material is deposited on the contact C, and then an etching process is performed using the bit line mask, thereby forming the bit line of the semiconductor memory device. (27) is formed. In this embodiment, tungsten was used as the bit line material.

도 2E에서, A는 게이트 전극(23)과 비트 라인(28) 간의 최소 간격이다.In FIG. 2E, A is the minimum spacing between gate electrode 23 and bit line 28.

도 3은 본 발명에 따른 제 2실시예를 설명하기 위한 단면도이다.3 is a cross-sectional view for explaining a second embodiment according to the present invention.

제 2실시예의 경우는, 게이트 전극(33)간의 간격이 제 1실시예의 경우보다 넓은 경우에 해당되는 것으로서, 제 1실시예의 공정에서 산화막으로 스페이서(39)를 형성하는 단계를 더 포함한다.The second embodiment corresponds to a case in which the distance between the gate electrodes 33 is wider than that of the first embodiment, and further includes forming a spacer 39 with an oxide film in the process of the first embodiment.

이상에서와 같이, 본 발명에 따르면, 반도체 메모리 소자의 형성시, 게이트의 상부에 오목 형상부를 형성함으로써, 게이트 전극과 비트라인과의 거리가 넓어짐에 따라, 미세한 반도체 메모리 소자의 경우에 있어서도, 게이트 전극과 비트라인과의 전기적 쇼트가 비교적 확실하게 예방된다.As described above, according to the present invention, when the semiconductor memory device is formed, the concave portion is formed on the gate, so that the distance between the gate electrode and the bit line increases, so that even in the case of a fine semiconductor memory device, The electrical short between the electrode and the bit line is relatively reliably prevented.

한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.Meanwhile, although specific embodiments of the present invention have been described and illustrated, modifications and variations can be made by those skilled in the art. Accordingly, the following claims are to be understood as including all modifications and variations as long as they fall within the true spirit and scope of the present invention.

Claims (12)

웨이퍼 상에 소정 간격 이격, 배치된 게이트 전극, 게이트 전극 사이의 웨이퍼에 형성된 접합 영역, 상기 게이트전극과는 이격, 절연되며, 상기 접합 영역과 콘택되는 전도 배선을 포함하는 반도체 메모리 소자로서,A semiconductor memory device comprising a gate electrode disposed on a wafer at a predetermined interval, a junction region formed in a wafer between gate electrodes, a conductive wiring spaced apart from and insulated from the gate electrode, and in contact with the junction region. 상기 게이트 전극은, 웨이퍼 표면으로부터 게이트 절연막, 전도막으로 적층되어 있으며, 상기 전도막의 양측 가장자리 부분에는, 내측으로 소정 깊이만큼 함몰된 오목부가 형성된 것을 특징으로 하는 반도체 메모리 소자.And the gate electrode is stacked from a wafer surface into a gate insulating film and a conductive film, and recesses formed inwardly by a predetermined depth are formed at both edge portions of the conductive film. 제 1항에 있어서, 상기 게이트 전극 상부에는 마스크용 산화막이 적층되어 있는 것을 부가적으로 포함하는 것을 특징으로 하는 반도체 메모리 소자.The semiconductor memory device according to claim 1, further comprising an oxide film for mask being stacked on the gate electrode. 제 1항 또는 제 2항에 있어서, 상기 게이트 전극 측벽 및 마스크용 산화막 표면에 피복되어, 상기 전도 배선과 게이트 전극 사이를 절연시키는 식각 장벽막을 부가적으로 포함하는 것을 특징으로 하는 반도체 메모리 소자.The semiconductor memory device according to claim 1 or 2, further comprising an etch barrier film which is coated on the gate electrode sidewall and the mask oxide film surface and insulates the conductive wiring from the gate electrode. 제 3항에 있어서, 상기 식각 장벽막은 실리콘 질화막인 것을 특징으로 하는 반도체 메모리 소자.The semiconductor memory device of claim 3, wherein the etching barrier layer is a silicon nitride layer. 제 4항에 있어서, 상기 실리콘 질화막의 두께는 100 내지 400Å인 것을 특징으로 하는 반도체 메모리 소자.The semiconductor memory device according to claim 4, wherein the silicon nitride film has a thickness of 100 to 400 GPa. 제 1항에 있어서, 상기 게이트 전극용 전도막은 텅스텐, 텅스텐 실리사이드 또는 폴리실리콘막 중 선택되는 하나의 막인 것을 특징으로 하는 반도체 메모리 소자.The semiconductor memory device according to claim 1, wherein the conductive film for the gate electrode is one film selected from tungsten, tungsten silicide or polysilicon film. 제 1항에 있어서, 상기 오목부의 수직 길이 대 수평 길이의 비가 1 대 5 내지 1/5, 바람직하게는 1대 2 내지 1/2인 것을 특징으로 하는 반도체 메모리 소자.2. The semiconductor memory device according to claim 1, wherein the ratio of the vertical length to the horizontal length of the recess is in a range of 1 to 5 to 1/5, preferably 1 to 2 to 1/2. 반도체 웨이퍼상에 게이트 절연막, 게이트 전극용 전도층, 마스크용 산화막을 순차적으로 적층하는 단계;Sequentially depositing a gate insulating film, a conductive layer for a gate electrode, and an oxide film for a mask on the semiconductor wafer; 상기 마스크용 산화막과, 게이트 전극용 전도층 및 게이트 절연막을 소정 부분 식각하여 게이트 전극을 형성하는 단계;Forming a gate electrode by partially etching the mask oxide film, the gate electrode conductive layer, and the gate insulating film; 상기 반도체 웨이퍼 결과물 상부에 식각 장벽막을 증착하는 단계;Depositing an etch barrier layer on the semiconductor wafer product; 상기 식각 절연막 상부에 층간 절연막을 증착하는 단계;Depositing an interlayer insulating film on the etching insulating film; 상기 게이트 전극의 측부의 웨이퍼 표면이 노출되도록 층간 절연막 및 식각 장벽막을 식각하는 단계;Etching the interlayer insulating film and the etch barrier film to expose the wafer surface of the side of the gate electrode; 상기 노출된 웨이퍼 표면과 콘택되도록 전도 배선을 형성하는 단계를 포함하며,Forming a conductive wiring in contact with the exposed wafer surface, 상기 마스크용 산화막과, 게이트 전극용 전도층 및 게이트 절연막을 식각하는 단계는, 상기 마스크용 산화막과 게이트 전극용 전도층간의 식각 속도차를 이용하여, 게이트 전극용 전도층의 상부로부터 소정 두께만큼이 함몰되도록 등방성 식각하는 단계와, 상기 마스크용 산화막의 형태로 이방성 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.The etching of the mask oxide film, the gate electrode conductive layer, and the gate insulating film may be performed by a predetermined thickness from an upper portion of the conductive layer for the gate electrode by using an etching rate difference between the mask oxide film and the gate electrode conductive layer. And isotropic etching so as to be recessed, and anisotropic etching in the form of the mask oxide film. 제 8항에 있어서, 상기 게이트 전극용 전도층을 등방성 식각하는 단계에서, 상기 등방성 식각되는 전도층의 두께는 상부로부터 전체 두께의 30 내지 60% 만큼을 식각하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.The method of claim 8, wherein in the isotropic etching of the conductive layer for the gate electrode, the thickness of the isotropically etched conductive layer is etched by 30 to 60% of the total thickness from an upper portion thereof. Way. 제 8항 또는 제 9항에 있어서, 상기 등방성 식각은 SF6 가스에 O2 또는 HBr 가스가 소정량 첨가되어 있는 식각가스로 식각하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.The method of claim 8, wherein the isotropic etching is performed using an etching gas in which a predetermined amount of O 2 or HBr gas is added to the SF 6 gas. 제 8항에 있어서, 상기 게이트 전극용 도전층은 텅스텐 또는 텅스텐 실리사이드 또는 폴리실리콘 중 어느 하나인 것을 특징으로 하는 반도체 메모리 소자의 제조방법.The method of claim 8, wherein the conductive layer for the gate electrode is any one of tungsten, tungsten silicide, and polysilicon. 제 8항에 있어서, 상기 게이트 전극을 형성하는 단계와, 식각 장벽막을 형성하는 단게 사이에 게이트 측벽에 스페이서를 형성하는 단계를 부가적으로 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.The method of claim 8, further comprising forming a spacer on a gate sidewall between the forming of the gate electrode and the step of forming an etch barrier layer.
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