KR19990023748A

KR19990023748A - 가변전류원

Info

Publication number: KR19990023748A
Application number: KR1019980033827A
Authority: KR
Inventors: 마사후미 미쓰이시
Original assignee: 가네꼬 히사시; 닛본 덴기 가부시끼가이샤
Priority date: 1997-08-21
Filing date: 1998-08-20
Publication date: 1999-03-25
Also published as: CN1213229A; US6031366A; KR100323581B1; JPH1165688A; CN1166069C; JP3164149B2

Abstract

가중된 전류원들을 사용하는 가변전류원은 제조에서의 편차들에 기인한 출력전류의 정밀도의 나빠짐을 방지한다. 이 가변전류원은 출력전류를 위한 분해능이 되는 공차전류값 보다 낮거나 같은 전류값으로 낮은쪽에 가장 낮은 순위의 제 1전류원을 갖는 일련의 이진가중된 전류원들을 형성한다. e가 제조에 기인한 변화들의 편차율인 것으로 가정하면, 편차를 전류원의 설계된 전류값에 더하여 얻어진 전류값증가순위로 k번째 전류원의 높은 전류값(Ia_k)은, 낮은쪽에 바로 인접하게 배열된 전류원의 설계된 전류값에 편차를 더함에 의해 얻어진 높은 편차전류값과 설계된 값으로부터 편차를 감산함에 의해 얻어진 낮은 편차전류값의 합보다 작거나 같은 전류값 즉, Ia_k≤ Ia_(k-1)+Ic_(k-1)로 표현되는 전류값이고, Ia_k는 첫 번째 전류원으로부터 아래쪽으로 바로 인접하게 배열된 전류원까지의 모든 낮은 편차전류값들 전체 및 공차전류값의 합보다 작거나 같은 값, 즉 Ia_k≤ Ic₁+Ic₂+····+Ic_(k-1)+a₁에 의해 표현되는 값이고 출력전류는 편차들에 기인한 에러를 흡수하도록 하는 겹쳐진 부분들을 갖는다.

Description

가변전류원

본 발명은 가변전류원에 관한 것으로, 보다 상세하게는 MOS트렌지스터들을 이용하여 작은 면적 및 높은 정밀도를 지닌 가변전류원에 관한 것이다.

종래에, 이런 유형의 가변전류원(variable current source)회로는, 예를 들면, 일본특허출원공개번호 4-42619에 기술된 것처럼, 디지털 입력신호들에 의한 스위칭을 통해 개별 전류들을 가산 및 감산함으로써 전류값을 아날로그 출력신호로서 얻는 D/A변환기를 위한 가중된(weighted) 전류원들처럼, 병렬로 연결된 MOS전류원들을 스위칭하는데 적용할 목적으로 사용되었다.

도 1은 위에서 언급한 공지예를 보여주는 회로도이며 6비트 D/A변환기를 도시한다. 이 예에서, 하위 2비트들은 가중된 전류원들(T₁, T₂)로 구성되고 상위 4비트들은 세그먼트전류원들(I₁∼I₁₅)로 구성된다. 전류원들(T₁, T₂및 I₁∼I₁₅)의 각각은 병렬로 연결되며 최소분해능으로 소용되는 단일 또는 복수개의 단위전류원들(t₁)로 구성된다. t₁의 전류값을 It₁이라 하고, T₁, T₂및 I₁∼I₁₅의 전류값들을 각각 IT₁, IT₂및II₁∼II₁₅라고 가정하면, 다음이 정의된다.

전류원들(T₁, T₂및 I₁∼I₁₅)의 각각은 스위치들(ST₁, ST₂, 및 SI₁∼SI₁₅)을 통해 노드(N₂)에 연결된다.

이후로 이 회로의 동작을 설명한다. 스위치들(ST₁, ST₂, 및 SI₁∼SI₁₅)은 디지털 입력신호들에 의해 턴온 및 턴오프되어 노드(N₂)로의 출력을 위해 수학식 (1)∼(3)에서 보여진 값들에 근거한 스위치된 전류값들이 합산된다. 예를 들면, 5·It₁은 스위치들(ST₁및 SI₁)이 턴온됨을, 즉 II₁+ IT₁= 5·It₁임을 나타내며, 11·It₁은 스위치들(ST₁,ST₁, SI₁및 SI₂)이 턴온됨을, 즉 II₁+ II₂+ IT₁+ IT₂= 11·It₁임을 나타낸다. 이런 식으로, 아날로그 전류값은 0부터 63·It₁까지의 범위내에서 발생되어진다.

도 2는 위에서 언급한 공지예에서 보여진 회로의 배치도이며, 도 1에 보여진 T₁, T₂로 된 이진가중된(binary weighted) 전류원이 4비트들의 이진가중된 전류원을 구성하도록 확장된 경우의 배치를 도시한다. 이진가중은 최소분해능으로 소용되는 단일 또는 복수개의 단위전류원들(t₁)을 사용함으로써 수행된다.

그러나, 위에서 언급한 종래기술에서의 가변전류원은 아래에서 기술되는 것과 같은 문제점을 갖는다.

가변전류원을 고려하는 경우의 주요 특성들은 전체출력전류에 대한 변화량 및 출력전류에 대한 공차에러전류값이다. 명확하게는, 전류원이, 예를 들면, 28.05μA의 전류변화 및 0.11μA 보다 낮거나 같은 공차에러전류값을 지니게 만들어지는 경우, 이러한 전류원은 0.11μA 보다 낮거나 같은 최소전류원으로 만들어질 것이다. 이 예는 종래기술의 각 체계(scheme)를 위해 보다 명확하게 설명될 것이다.

전류원이, 세그먼트회로체계에서, 예를 들면, 28.05μA의 전류변화량 및 0.11μA의 공차전류값을 지니게 만들어지는 경우, 소망된 가변전류원은 단위세그먼트전류값을 0.11μA로 설정하며 이러한 단위세그먼트회로들의 각각을 병렬로 255개를 연결함으로써 얻어질 수 있다. 이 세그먼트회로체계는 255개 단위세그먼트회로들의 개별 전류값들이 제조상의 에러 때문에 벗어나게(deviated) 되는 경우에서조차 출력전류에 대한 공차에러전류값이 좀처럼 나빠지지 않는다는 이점을 갖는다. 이 체계는 그러나, 255개의 스위치들이 255개 전류원들의 연결을 스위치하는데 요구되어, 회로의 크기 및 면적을 증가시키는 문제점을 갖는다.

전류원이 가중된 회로체계에서 28.05μA의 전류변화 및 0.11μA의 공차전류값을 지니게 유사하게 만들어지는 경우, 소망된 가변전류원은 최소 0.11μA 및 그것의 2배를 순차적으로 만들어 14.08μA까지가 되는 범위의 전류값들을 갖는 8개의 전류원들, 즉 0.11μA, 0.22μA, 0.44μA, 0.88μA, 1.76μA, 3.52μA, 7.04μA, 및 14.08μA의 전류값들을 갖는 8개 전류원들을 병렬로 연결함으로써 얻어질 수 있다. 이 경우, 전류원들의 연결을 스위칭하기 위한 스위치들은 8개 이상은 아닐 것이므로 회로의 크기가 줄어든다. 위에서 언급한 체계는 그러나, 8개 전류원들의 개별 전류값들이 제조에 의해 벗어나게 되는 경우 출력전류를 위한 공차전류값이 나빠진다는 문제점을 갖는다. 명확하게는, 웨이퍼상의 랜덤(random)에러 및 경사(inclination)에러가 제조 중에 고려되어야 하는 경우, 회로의 배치가, 예를 들어, 모든 가중된 전류원들을 도 2에 보여진 공지예처럼 구성하도록 세그먼트전류원을 사용함으로써 개선된다면, 랜덤에러는 공차전류값을 나빠지게 하는 요인이 되지는 않는다. 그러나, 이러한 개선에도 불구하고, 공차전류값은 경사에러가 도 2에 보여진 것처럼 발생하는 경우에는 나빠진다. 위에서 언급한 8비트가중된 전류원이, 가중된 전류원이 더 높은 순위(order)로 옮아갈 때 경사에러가 1%만큼 더 커지게 되도록 고려되는 경우, 개별 전류들은 도 8에 보인 것 같은 값들을 취한다. 이 경우, 하위의 7개 전류원들의 총전류값은 14.6762μA인 반면, 가장 높은 순위에서의 전류원의 전류값은 15.0656μA이다. 두 전류값들 간의 양에서의 차이는 다음과 같이 얻어진다.

이 얻어진 값은 0.11μA의 공차에러전류값 보다 높다. 이 값은 다음과 같은 분해능으로 변환된다.

이 얻어진 값은 8비트 이진가중된 전류원을 위한 정밀도와 비교하여 실질적으로 나빠진 것이다.

이 배치는 가중된 회로에서의 분해능에 대한 경사에러의 영향을 줄이도록 개선될 수 있다. 이 경우, 그러나, 개별 전류원들을 경사에러가 말소되게 연결하도록 하는데는 복수개의 가중된 회로들을 다른 각도들로 배열하는 것이 요구되어, 배치가 복잡해지고 및 면적이 증가한다는 문제점을 야기한다.

본 발명의 목적은, 위에서 언급된 바와 같은 복잡한 구성 및 크기증가를 피할 수 있는 단순한 구조 및 소형의 가변전류원회로를 제공함에 있다.

도 1은 종래기술의 구현예를 도시하는 회로도,

도 2는 종래기술의 이진가중된 회로의 배치를 도시하는 도면,

도 3은 본 발명에 따른 실시예를 도시하는 회로도,

도 4는 도 3에 보여진 회로의 전류설계값들 및 이를 위한 수학식들을 보여주는 테이블,

도 5는 도 3에 보여진 가중된 전류원의 다른 실시예를 도시하는 회로도,

도 6은 본 발명에 따른 특정 실시예를 도시하는 테이블,

도 7은 도 6에 보여진 실시예에서의 입력 및 출력의 특성들을 도시하는 그래프,

도 8은 종래기술의 특정 구현예를 도시하는 테이블,

도 9는 도 8에 보여진 구현예에서의 입력 및 출력의 특성들을 도시하는 그래프.

본 발명에 따른 가변전류원회로는, 개별 전류원들의 전류값들을 제조에 기인한 전류값들의 편차들(deviations)을 고려하여 설계함으로써, 편차들이 가중된 회로에서의 전류원들의 전류값들에 발생하는 경우에도, 출력전류를 위한 분해능 즉, 공차전류값의 나빠짐을 야기하지 않도록 배열된다. 또한, 본 발명에 따른 가변전류원회로는 편차들을 조정하여 개별 전류원들을 위한 전류설계값들을 한정함으로써 최적의 설계를 이룰 수 있도록 전류원들의 갯수 및 면적을 최소화하게 배열된다.

게다가, 종래기술의 이진가중된 가변전류원이 디지털 입력신호의 증가에 대응하는 상수값을 단조롭게(monotonously) 더함으로써 출력전류값을 균일하게 증가시키도록 설계되는 반면, 본 발명에 따른 가변전류원은 가산된 값을 디지털 입력신호의 증가에 대응하는 출력값으로 규칙적으로 감소하도록, 그리고 공차전류값보다 낮거나 같은 값을 첫 번째 전류원에 대한 내림차순 범위내의 전류원들의 낮은쪽 편차전류값들의 합에 더함으로써 출력전류를 증가시키도록 배열된다.

위에서 언급한 개념에 따라, 본 발명에 따른 가변전류원회로는 오름차순으로 배열된 각기 다른 고정전류값들을 갖는 복수개의 가중된 전류원들을 구비하고, 출력전류의 분해능에 일치하게된 공차전류값이 첫 번째 전류원의 전류값이며, 각 전류원의 전류값은 공차전류값보다 낮거나 같은 값을 첫 번째 전류원에 대한 내림차순의 범위내에서 전류원들의 전류값들의 합에 더함으로써 중가됨을 특징으로 한다.

바람직한 실시예에서 가변전류원은, 그것들의 각각이 첫 번째 전류원으로부터 순차적으로 바로 아래쪽 순위 이진급수로 전류원의 전류값을 증가시키는 설계된 전류의 공급용량을 갖도록 설계된 오름차순으로 배열된 일련의 전류원들을 포함하고, 제조에 기인한 편차를 설계된 전류의 공급용량에 더함으로써 얻어진 각 전류원의 높은쪽 편차전류값은 바로 아래 순위의 전류원의 높은쪽 편차전류값과 설계된 전류의 공급용량으로부터 편차를 감산함으로써 얻어진 낮은 쪽 편차전류의 합 보다 낮거나 같다. 또한, 일정전류를 출력하기 위한 전류원들의 각각은 높은 전위쪽에서 파워공급원(V_dd)에 연결된 게이트 및 비포화된 영역에 트렌지스터를 동작시키기 위한 연결부를 갖는 MOS트렌지스터를 가질 것이다.

또한 바람직하게는 전류원들의 전류값들은 기본적으로 오름차순으로 증가하는 전류값에서 순처적으로 이진급수에 의한 곱셈을 증가시키고, 각 전류원의 실제 증분(increment)은 공차전류값보다 낮고, 이 값은 전류값 오름차순으로 규칙적으로 감소된다.

게다가, 각 전류원의 전류값은 바로 아래 순위의 전류원의 2배로 설계된 값을 전류원에서의 판차율 더하기 1로 나눔에 의해 얻어진 값 보다 낮거나 같을 것이다.

가변전류원을 구성하는 전류원들의 갯수(k)는 공통비율이 r이고 첫 번째 항이 공차전류로부터 편차를 감산하여 얻어지는 a인 등비수열(geometric progression)의 변화량(I_max)보다 큰 등비수열의 합을 만드는 최소의 값으로 얻어진다. 즉 k는 다음의 수학식에 의해 얻어진다.

a·(r^k-1)/(r-1) ≥ I_max

k ≥ log{1+(r-1)·I_max/a}/logr

여기서 rdms 2를 공차에러전류값으로 나눔에 의해 계산된 몫이다.

이하 첨부된 도면들을 참조하여 본 발명의 실시예들을 상세히 설명한다.

도 3은 본 발명의 제 1실시예를 보여준다. 먼저, 이것의 구성을 설명한다. 이 실시예는 병렬로 연결된 복수개 트렌지스터들(M₁∼M_n)로 구성된 전류원들(IS₁∼IS_n)을 구비한 가중된 가변전류원회로를 포함하며, 전류원들의 각각은 바이어스전압(VB)에 연결된 게이트, 파워공급원(V_ss)에 연결된 소스, 및 스위치들(S₁∼S_n)을 통해 노드(N₁)에 연결된 드레인(drain)을 갖는다. 디지털 신호는 가변전류원회로의 스위치들(S₁∼S_n)에 입력되고 가변전류(I_o)는 노드(N₁)로부터 출력된다.

다음으로, 이 회로의 동작을 설명한다. 스위치들(S₁∼S_n)은 디지털 입력신호에 의해 턴온되며 턴오프된다. 개별 트렌지스터들(M₁∼M_n)은 Ib₁∼Ib_n의 전류설계값들을 지닌 일정(constant)전류원으로 소용되고, Ib₁∼Ib_n의 독단적인(arbitrary) 전체 값은 스위치들(S₁∼S_n)에 의한 연결스위칭에 의해 노드(N₁)로부터 가변전류(I_o)로서 출력된다.

도 4에 보인 것처럼, 도 3에 보여진 가변전류원회로는, 가변전류원회로가 설계값들(Ib₁∼Ib_n)로부터 벗어나는 경우에도 전류값들이 I_o를 위한 분해능, 즉 공차에러전류값이 나빠지지 않도록 설계된, 설계값들(Ib₁∼Ib_n)에 의해 특징지워진다. 보다 명확한 설명은 다음과 같다.

출력전류(I_o)를 위한 공차에러전류값, 즉 전류변경을 위한 허용가능한 최대단차(step)량이 a₁인 것으로 가정한다. k번째 전류원(IS_k)의 전류값(Ib_k)의 경우, IS₁쪽의 전류원들은 작은 전류들을 지닌 전류원들, 즉 낮은 쪽의 전류원들로 간주되고, 편차들의 결과인 Ib_k의 최대값은 Ia_k이고, Ib_k의 최소값은 Ic_k이다. 여기서, 편차율이 ±e인 것으로 가정하면, 다음의 수학식들이 Is_k를 위해 표현된다.

스위치들(S₁∼S_n)이 모드 턴오프되고 출력전류(I_o)가 영으로부터 점차 증가되는 경우를 고려한다. 먼저, 스위치(S₁)가 오프로부터 턴온되는 경우, 전류에서의 변경량은, IS₁이 Ia₁의 최대의 전류값을 취할 수 있으므로, Ia₁의 최대가 된다. Ia₁은 공차에러 범위내에 있어야 할 필요가 있으므로, 다음의 수학식을 만족하는 것이 요구된다.

여기서 a₁은 공차전류값이다. 다음으로, 디지털 입력신호가 1만큼 증가되는 경우, 스위치(S₂)는 턴온되며 스위치(S₁)는 턴오프되고, 전류에서의 변경량은 IS₁의 전류값이 Ic₁의 최소값으로부터 벗어나며 IS₂의 전류값이 Ia₂의 최대값으로부터 벗어나는 경우에 최대로 된다. 그러므로, 다음의 수학식을 만족하는 것이 요구된다.

수학식 (9)에서의 우항(right-hand member)은 수학식 (8)에서의 우항과 동일하므로, 수학식 (9)는 다음의 수학식을 만족하도록 Ia₂를 설정함으로써 만족된다.

다음으로, 디지털 입력신호가 1만큼 더 증가되고 스위치(S₂)가 온이며 스위치(S₁)가 오프인 상태로부터 스위치(S₂)가 턴온되며 스위치(S₁)가 턴온되는 경우, 전류량은 IS₁에 의한 전류값에서의 증가에 의해서만 변경되어, 수학식 (8) 만이 만족되어질 것이 요구된다. 다음으로, 디지털 입력신호가 1만큼 더 증가되고 스위치(S₃)가 오프, 스위치(S₂)가 온 그리고 스위치(S₁)가 온인 상태로부터 스위치(S₃)가 턴온되며, 스위치(S₂)가 턴오프되고, 스위치(S₁)가 턴오프되는 경우, 전류에서의 변경량은 IS₃이 Ia₃의 최대값으로부터 벗어나며 IS₂가 Ic₂의 최소값으로부터 벗어나고, IS₁이 Ic₁의 최소값으로부터 벗어나, 다음의 수학식을 만족하는 것이 요구된다.

수학식 (8)로부터, 수학식 (11)은 다음의 수학식이 만족되는 한 만족된다.

수학식 (12)의 우항에서의 두 번째 항(term)은 수학식 (10)에서의 우항과 동일하다. 그러므로, 수학식 (12)는 다음의 수학식을 만족하도록 Ia₃을 설정함으로써 만족된다.

Ia₄에 대해서도 비슷하게, 다음의 수학식이 유도된다.

수학식 (8) 및 (12)로부터, 수학식 (14)는 다음의 수학식이 만족되는 한 만족된다.

위의 내용을 반복함에 의해, 다음의 수학식이 유도된다.

수학식들 (6) 및 (7)이 수학식 (16)에 대입되면, 다음의 수학식들이 유도된다.

위로부터, Ia_k는 다음의 수학식들을 만족하도록 설정된다.

이것 대신으로는, Ib_k가 다음의 수학식들을 만족하도록 설정된다.

따라서, 가중된 전류원회로에서의 개별 전류값들이 설계된 값들로부터 벗어나는 경우에도, 가변전류원의 출력전류(I_o)를 위한 공차전류값은 a₁보다 커지 않아, 가변전류원은 출력전류(I_o)를 위한 분해능의 나빠짐 없이 만들어질 수 있다.

각 전류원의 전류값은, 수학식들 (19), (20), (21)에 보여진 Ia_k또는 수학식들 (22), (23)에 보여진 Ib_k가 등호(equality signs)에 의해 나타내어진 상한값을 취하도록 설정되며, 전류원들의 갯수를 최소화할 수 있고 최적의 설계를 행할 수 있게 한다.

게다가, 각 전류원은 편차들에 기인한 에러의 영향을 제거할 수 있게 수학식들 (19), (20), (21), 또는 수학식들 (22), (23)에 따라서 설정되어져, 종래기술에선 흔히 있는 일이지만 편차들을 줄이는 경우의 증가된 크기와 같은 것에 대해 대책을 세우는 것을 요구하지 않는다. 따라서, 회로의 크기 및 그 면적은 실질적으로 감소될 수 있다. 더욱이, 트렌지스터들(M₁∼M_n)은 모양이 일정할 필요가 없으므로, 다른 채널길이들을 지닌 트렌지스터들이 사용을 위해 자유롭게 결합될 수 있고, 예를 들면, 채널길이(L)는 작은 전류값으로 낮은 쪽에 전류원을 만들도록 연장되어진다. 트렌지스터의 채널폭이 확장되는 경우, 트렌지스터는 겹쳐진 모양의 게이트와 함께 사용될 수 있다.

각각의 가중된 전류원(Is_k)은, 출력노드(N₁)로의 전류(Ib_k)의 출력이 디지털 입력신호로 스위치(S_k)를 스위칭함으로써 제어되는 한, 어떠한 구성도 가능하다. 따라서, 도 5에 보인 것처럼, 회로는 스위치(S_k)를 통해 바이어스전압(VB)에 연결된 게이트, 파워공급원(VSS)에 연결된 소스, 및 노드(N₁)에 연결된 드레인을 갖는 트렌지스터(M_k)를 사용함에 의해 구성될 수 있다.

덧붙여 말하면, 편차들이 수학식 (23)에서 발생되지 않는 경우, 즉 편차율(±e_k)이 영과 동일한 경우, 다음의 수학식이 유도된다.

이 값이 상한값 즉, 등호에 의해 나타내어진 값으로 설정되는 경우, 전류값을 갖는 기존의 이진가중된 전류원회로가 얻어져, 더 높은 순위의 전류원은 바로 아래 순위 전류원의 전류값의 두배가 되는 전류값을 갖는다.

이에 더하여, 도 3 및 도 5에 보여진 회로들이 각각의 가중된 전류원의 게이트전압이 바이어스전압(VB)에 연결되도록 구성됨에도 불구하고, 예를 들면, 높은 전위쪽의 파워공급원(VDD)은 트렌지스터들(M₁∼M_n)을 비포화영역에서 사용하도록 바이어스전압(VB) 대신에 연결되어, 가변저항회로가 제조에서의 변화에 기인한 정밀도의 나빠짐을 방지할 수 있게 한다.

본 발명의 다른 실시예는 수치값들을 참조하여 명확하게 설명된다.

도 6은 도 4에 보여진 개별 전류값들을 위한 특정 수치값들의 테이블을 보여준다. 예로서, 각 전류원의 편차율이 ±10%이며, 공차에러전류값이 0.11μA, 그리고 전류변화가 28.05μA 보다 크거나 같은 경우, 즉 다음의 수학식이 가정되는 경우,

수학식 (22)로부터, Ib₁의 상한값은 다음과 같이 유도된다.

또한, 수학식 (23)으로부터, 다음의 수학식이 유도된다.

그러므로, 수학식들 (26) 및 (27)로부터, 다음의 수학식이 유도된다.

예를 들면, 수학식 (28)에서 유도된 값은 다음과 같이 만들 작정으로 소수점 세자리 아래는 반내림된다.

계속해서 Ib₃에 대해 비슷하게 계산하면 결국 도 6에 보여진 값들이 된다. 10개 전류원들 전체는 28.05μA보다 높거나 같은 전류변화량을 획득하기 위하여 사용될 수 있다. 도 6의 경우, 그 값은 계산을 위해 소수점 세자리 아래는 반내림된다.

반올림된 값이 증가되면, 출력전류는 편차에 의해 더욱더 덜 영향받게 된다. 반면에, 더 많은 전류원들이 요구된다.

전류원들의 최적의 갯수는 부등호 없이 등호를 지닌 수학식 (27)을 계산함으로서 유도된다.

명확하게는, Ib_k의 경우, 공통비율(common ratio) r= 2/1.1이고 첫 번째 항 a=Ib₁=0.1μA인 등비수열이 고려되고, k의 최소값은 등비수열의 합이 전류변화 I_max=28.05μA 보다 높거나 같게 되도록 유도되어진다. 그러므로, 다음의 수학식이 유도된다.

수학식 (30)은 다음의 수학식을 유도하도록 변경된다.

수학식 (31)은 다음의 수학식을 유도하도록 더 변경된다.

이 값들은 수학식(32)에 대입되어 다음의 수학식이 유도된다.

따라서, 적어도 10개의 전류원들이 요구됨이 보여졌다.

전류값이 도 6에서의 테이블로 들어가도록 반올림됨에도 불구하고, 유도된 전류원들의 갯수는 10이라서, 반내림된 전류값이 이 경우의 전류원들의 갯수의 증가로 이르게 하지는 않음이 보여졌다.

또한, 반대의 관점에서 고려하면, 수학식 (25)에 보여진 조건을 만족하고 설계값에서 거의 45.97μA의 전류값을 갖는 가변전류원들은, 도 6에 보여진 가변전류원에서 얻어질 수 있다.

도 7은 도 6에 보여진 가변전류원에서의 디지털 입력신호에 대응하는 출력전류(I_o)의 특성을 나타내는 그래프이다. G1은 설계값(Ib_k)에 대한 특성을 나타낸다. 그래프로부터 명확한 것처럼, 출력전류(I_o)는 개별 전류원들을 위한 스위칭지점들에서 약간 겹치도록 설계된다.

따라서, 출력전류(I_o)는 전류원의 전류값이 무작위로 벗어나는 경우에도 가변전류의 범위에서의 공차에러전류값 내에서 출력되어진다.

G2는 전류원이 높은 차수로 진행할수록 전류원의 전류값이 1%만큼 증가되도록 경사에러가 존재하는 경우의 특성을 나타낸다.

이 경우, 출력전류(I_o)는 또한 가변전류의 범위에서 연속적으로 발생된다. G3은 7번째, 8번째 및 9번째 전류원들의 전류값들이 개별적으로 -10%만큼 변경되는 경우의 특성을 나타내고, 출력전류(I_o)는 이 경우 비슷하게 연속적으로 발생된다.

도 8은 도 6에 보여진 기존의 이진 가중된 전류원회로와 동일한 회로가 비교를 위해 사용되는 경우, 즉 공차에러전류값이 0.11μA이고 전류변화가 28.05μA인 경우의 테이블을 보여준다.

이 경우, 8개 전류원들은 28.05μA의 전류변화를 얻는데 사용되어진다. 전류원들의 갯수가 도 6에 보여진 것보다 적음에도 불구하고, 8개 전류원들의 어느 것이 값을 설계값으로부터 멀어지게 하는 경우, 소망된 출력전류(I_o)는 공차에러전류값 내에서 얻어지지 않게 한다. 도식적인 설명은 도 9를 참조하여 행해진다.

도 9는 도 8에 보여진 기존의 이진가중된 전류원회로에서 디지털 입력신호에 관련한 출력전류(I_o)의 특성을 나타내는 그래프이다.

도 7과 비슷하게, G4는 설계값을 위한 특성을 나타내며, G5는 경사에러가 1%인 경우의 특성을 나타내고, G6은 5번째, 6번째, 및 7번째 전류원들의 전류값들이 -10%만큼 벗어나는 경우의 특성을 나타낸다.

이 그래프로부터 명백한 것처럼, 회로는 전류변화를 공차에러전류값의 간격, G4의 경우 0.11μA를 정확하게 출력하도록 설계된다.

따라서, 에러가 편차에 기인하여 발생하는 경우에 소망된 출력전류(I_o)가 G5 및 G6에서 처럼 공차에러전류값내에서 얻어지지 않게 되는 불연속 점들(E5 및 E6)이 발생된다.

전술한 바와같이, 본 발명에 따른 레벨변환회로는, 각 전류원의 전류값이 가중된 회로의 전류원들에서의 제조상의 에러에 기인한 전류값들의 편차들을 고려하여 설계되어, 출력전류의 분해능 즉, 편차들이 존재하는 경우의 공차에러전류값에서는 열화가 발생되지 않는다.

또한, 본 발명에 따른 레벨변환회로는 각 전류원의 전류설계값이 편차들에 대한 수식들에 의해 한정되어 전류원들의 갯수 및 면적을 최소화하며 최적의 설계를 이룰 수 있게 한다.

Claims

오름차순으로 배열된 각기 다른 고정전류값들을 갖는 복수개의 가중된 전류원들을 포함하고, 상기 전류원들의 전류값들의 각각은 바로 앞선 전류원의 전류값의 2배 보다 작거나 같은 가변전류원회로.
제 1항에 있어서, 가장 낮은 순위의 제 1전류원은 출력전류를 위한 분해능과 일치하는 기설정된 공차전류값보다 적은 고정된 전류값을 발생하는 가변전류원회로.
제 2항에 있어서, 상기 가변전류원회로는, 그 각각이 제 1전류원으로부터 순차적으로 앞선 전류원들의 전류값에 대하여 2만큼 곱해진 전류값을 발생하도록 배치된 복수개의 전류원들을 포함하고,

제조상의 편차에 기인한 각 전류원의 허용가능한 높은쪽 편차전류값(Ia_k)은, 바로 아래 순위 전류원의 높은쪽 편차전류값(Ia_(k-1))과 상기 바로 아래 순위의 설계된 전류값으로부터의 편차를 감산함에 의해 얻어진 낮은쪽 편차전류값(Ic_(k-1))의 합보다 적거나 같은, 가변전류원회로.
제 2항에 있어서, 상기 전류원들은, 그 각각이 바로 앞선 전류원에 근사한 전류값을 위해 2만큼 곱한 근사 전류값을 갖는 개별 전류값들을 공급하고, 각 전류원은 제조에 기인한 편차를 k번째 전류원의 설계된 전류값에 더하여 얻어진 높은쪽 편차전류값(Ia_k)을 발생하고, 전류값(Ia_k)은, 그 각각이 제 1전류원으로부터 (k-1)번째 전류원까지의 각각의 설계된 전류값들로부터의 편차와 공차전류값(a₁)을 감산하여 얻어진, 모든 낮은쪽 편차전류값들(Ic₁∼Ic_(k-1)) 전체의 합보다 작거나 같은, 가변전류원회로.
제 2항에 있어서, 상기 전류원들의 각각은 NMOS트렌지스터의 경우를 위한 높은 전위쪽의 파워공급원(V_dd)에 연결된 게이트들, PMOS트렌지스터의 경우를 위한 낮은쪽의 파워공급원(V_ss)에 연결된 게이트들, 및 비포화영역에서의 NMOS 및 PMOS트렌지스터들 중의 어느 하나를 동작시키기 위한 연결부를 갖는, 일정전류의 출력을 위한 MOS트렌지스터들을 포함하는 가변전류원회로.
제 2항에 있어서, 상기 개별 전류원들의 전류값들의 각각은 오름차순으로 순차적으로 이진급수를 곱하여 증가하고, 증가된 값은 이진급수에 의해 곱해진 값과 비교하여 규칙적으로 감소되는 가변전류원회로.
제 2항에 있어서, k번째 전류원의 설계된 전류값(Ib_k)은 바로 아래 순위의 2배로 설계된 전류값(Ib_(k-1))을 전류편차율(e_k) 및 1의 합으로 나눔으로써 얻어진 값보다 작거나 같은 가변전류원회로.
제 1항에 있어서, 상기 전류원들의 갯수 n은 다음의 수학식에 의해 계산된 최소값(k)과 동일하며,

k ≥ log{1+(r-1)·I_max/a}/log(r)

여기서 r은 2/(1+e_k)과 같이 전류편차율(ek) 및 1의 합으로 2를 나눔에 의해 계산된 몫과 일치하는 공통비율이며, a는 공차전류값으로부터 편차를 감산함으로써 계산된 값이며, k의 최소값은, 요구된 최대전류(I_max)보다 크거나 같으며 첫 번째 항으로 값 a를 갖는 등비수열의 합을 제공하는 가변전류원회로.
제 2항에 있어서, 상기 전류원들의 갯수 n은 다음의 수학식에 의해 계산된 최소값(k)와 동일하며,

k ≥ log{1+(r-1)·I_max/a}/log(r)

여기서 r은 2/(1+e_k)와 같이 전류편차율(e_k)과 1의 합으로 2를 나눔에 의해 계산된 몫과 일치하는 공통비율이며, a는 공차에러전류값으로부터 편차를 감산함에 의해 계산된 값이고, k의 최소값은 값 a를 첫 번째 항으로 가지며 요구된 최대전류(I_max) 보다 크거나 같은 등비수열의 합을 제공하는 가변전류원회로.
제 3항에 있어서, 상기 전류원들의 갯수 n은 다음의 수학식에 의해 계산된 최소값(k)과 일치하며,

k ≥ log{1+(r-1)·I_max/a}/log(r)

여기서, r은 2/(1+e_k)와 같이 전류편차율(e_k) 및 1의 합으로 2를 나눔에 의해 계산된 몫과 일치하는 공통비율이며, a는 공차에러전류값으로부터 편차를 감산함에 의해 계산된 값이고, k의 최소값은 값 a를 첫 번째 항으로 가지며 요구된 최대전류(I_max) 보다 크거나 같은 등비수열의 합을 제공하는 가변전류원회로.
제 4항에 있어서, 상기 전류원들의 갯수 n은 다음의 수학식에 의해 계산된 최소값(k)과 일치하며,

k ≥ log{1+(r-1)·I_max/a}/log(r)

여기서, r은 2/(1+e_k)와 같이 전류편차율(e_k) 및 1의 합으로 2를 나눔에 의해 계산된 몫과 일치하는 공통비율이며, a는 공차에러전류값으로부터 편차를 감산함에 의해 계산된 값이고, k의 최소값은 값 a를 첫 번째 항으로 가지며 요구된 최대전류(I_max) 보다 크거나 같은 등비수열의 합을 제공하는 가변전류원회로.
제 5항에 있어서, 상기 전류원들의 갯수 n은 다음의 수학식에 의해 계산된 최소값(k)과 일치하며,

k ≥ log{1+(r-1)·I_max/a}/log(r)

여기서, r은 2/(1+e_k)와 같이 전류편차율(e_k) 및 1의 합으로 2를 나눔에 의해 계산된 몫과 일치하는 공통비율이며, a는 공차에러전류값으로부터 편차를 감산함에 의해 계산된 값이고, k의 최소값은 값 a를 첫 번째 항으로 가지며 요구된 최대전류(I_max) 보다 크거나 같은 등비수열의 합을 제공하는 가변전류원회로.
제 6항에 있어서, 상기 전류원들의 갯수 n은 다음의 수학식에 의해 계산된 최소값(k)과 일치하며,

k ≥ log{1+(r-1)·I_max/a}/log(r)

여기서, r은 2/(1+e_k)와 같이 전류편차율(e_k) 및 1의 합으로 2를 나눔에 의해 계산된 몫과 일치하는 공통비율이며, a는 공차에러전류값으로부터 편차를 감산함에 의해 계산된 값이고, k의 최소값은 값 a를 첫 번째 항으로 가지며 요구된 최대전류(I_max) 보다 크거나 같은 등비수열의 합을 제공하는 가변전류원회로.
제 7항에 있어서, 상기 전류원들의 갯수 n은 다음의 수학식에 의해 계산된 최소값(k)과 일치하며,

k ≥ log{1+(r-1)·I_max/a}/log(r)

여기서, r은 2/(1+e_k)와 같이 전류편차율(e_k) 및 1의 합으로 2를 나눔에 의해 계산된 몫과 일치하는 공통비율이며, a는 공차에러전류값으로부터 편차를 감산함에 의해 계산된 값이고, k의 최소값은 값 a를 첫 번째 항으로 가지며 요구된 최대전류(I_max) 보다 크거나 같은 등비수열의 합을 제공하는 가변전류원회로.