KR19990019348A

KR19990019348A - 다위상 구조를 가지는 디지털 수신기

Info

Publication number: KR19990019348A
Application number: KR1019970042727A
Authority: KR
Inventors: 최진규
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1997-08-29
Filing date: 1997-08-29
Publication date: 1999-03-15
Also published as: CN1214585A; KR100251634B1; US6324222B1; CN1131628C

Abstract

본 발명은 곱셈기를 디지털 수신기의 후단에 배치하고 상기 곱셈기의 앞단에 다운 샘플러를 설치하여 입력신호의 속도 보다 상대적으로 낮은 속도로 처리하며, 입력신호를 병렬 처리하도록 하여 종래 디지털 수신기에 다위상 구조를 접목시킨 다위상 구조를 가지는 디지털 수신기를 구현하였다.

Description

다위상 구조를 가지는 디지털 수신기

본 발명은 디지털 수신기에 관한 것으로, 특히 다중 채널을 가지는 이산 타임 데이터에서 특정 채널의 데이터를 추출하는 장치에 관한 것이다.

통상적으로 디지털 수신기는 다중의 채널을 갖는 아날로그 신호를 아날로그/디지털 변환 매체(A/D conveter, 이하 A/D 변환기라 칭함)를 통해 디스크리트 타임 데이터(discrete time data)로 변환된 신호를 입력신호로 받아 사용자가 원하는 채널의 데이터를 추출한다.

상기 디지털 수신기의 통상적인 구성은 도 1에 도시된 바와 같이 곱셈기(10,12), 오실레이터(14), 저역통과필터(LPF; Low Pass Filter)(16)로 구성된다.

상기한 도 1의 구성을 가지는 디지털 수신기의 개략적인 동작을 설명하면, 디지털 수신기의 입력단으로 인가되는 입력신호 S[n]은 아날로그 환경에서와 같이 I채널과 Q채널이 합성된 형식을 가진다.

즉, 상기 입력신호 S[n]의 일 예를 수학식으로 나타내면 아래 수학식 1과 같이 나타낼 수 있다.

[수학식 1]

상기 수학식 1에 도시된 I[n]·cosW_sn은 I 채널을 나타내며, Q[n]·sinW_sn은 Q 채널을 나타낸다.

상기 입력신호 S[n]은 곱셈기(10,12)에서 해당 채널의 중간 주파수 신호 COS[W_sn], SIN[W_sn]과 각각 곱하여져 베이스밴드(baseband) 신호와 고주파 성분의 신호로 출력된다.

이때 상기 중간주파수 신호 COS[W_sn]와 SIN[W_sn]은 로컬 오실레이터(14)에서 발생된다.

상기 곱셈기(10,12)에서는 각 채널별로 출력되는 베이스 밴드(baseband) 신호와 고주파 성분의 신호는 저역통과필터(LPF)(16)를 통해 고주파 성분의 신호는 차단되고 베이스 밴드(baseband) 신호 만이 출력된다. 상기 출력되는 베이스 밴드(baseband) 신호는 사용자가 원하는 채널을 통해 수신하고자 하는 신호이다.

이때 상기 입력신호는 샘플링 등에 의해 아날로그 신호에서 디지털 신호로 변환된 신호이므로 상기 곱셈기(10,12)는 상기 입력신호의 샘플링 율(sampling rate), 즉 데이터의 입력속도와 동등한 처리 속도를 가져야 한다.

즉, 상기 입력신호의 샘플링 율이 높을 경우에 상기 곱셈기(10,12) 또한 상기 높은 샘플링 율에 의해 입력되는 데이터를 처리할 수 있도록 높은 처리 속도를 가지는 곱셈기를 사용하여야 한다.

하지만 디지털 수신기를 상용화된 디지털 신호처리 프로세서(DSP; Digital Signal Processor)를 이용해 구현하고자 하는 경우 높은 처리 속도를 가지는 복잡한 곱셈기를 칩화하여야 하는 문제가 있다.

또한 상기 복잡한 곱셈기를 칩화한다고 하더라도 상기 곱셈기의 복잡성이 너무 커서 다른 프로세서에 영향을 미치는 문제가 제기되어 상용화된 DSP칩을 사용할 수 없게 된다.

따라서 상기한 문제점을 해결하기 위한 본 발명의 목적은 곱셈기가 낮은 처리 속도를 가질수 있도록 디지털 수신기의 후단에 배치하여 부하를 줄일수 있는 디지털 수신기를 제공함에 있다.

도 1은 통상적인 디지털 수신기의 구성도.

도 2는 본 발명의 일 실시 예에 따른 다위상 구조를 가지는 디지털 수신기의 구성도.

도 3는 통상적인 디지털 수신기 셀의 일 구성도.

도 4는 도 3의 디지털 수신기 셀을 두 개 브랜치 구조로 변환한 구성도.

이하 본 발명의 바람직한 실시 예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.

본 발명의 일 실시 예에 따른 디지털 수신기의 구성은 도 2에 도시된 바와 같이 가산기(adder)(216-1∼n, 222-1∼n, 230, 232), 필터(filter)(H_Ws,n(z), -H_Ws,n(z))(214-0∼n, 220-0∼n), 다운 샘플러(Down Sampler)(212-0∼n, 218-0∼n), 지연기(delay unit)(Z^-1)(210-1∼n), 곱셈기(multiplier)(224, 226, 228)로 구성된다.

상기한 도 2의 구성을 살펴보면, 다운 샘플러(212-0∼n, 218-0∼n)는 입력단을 통해 임의의 주파수 f_s(샘플링 율)를 갖는 이산 타임(discrete-time)신호 x[n]을 제공받아 상기 신호의 고유 특성에 의거하여 가능한 범위 내에서 샘플링 율을 다운(down) 시켜 출력한다.

필터(214-0∼n, 220-0∼n)는 다상(polyphase) 구조로 구성되며, 상기한 도 1에 도시된 데서메이팅 저역통과(decimating lowpass) 유한 임펄스 응답(FIR; finite impulse response) 필터에 원하는 채널의 중간주파수를 포함하고 있는 콤플렉스 이득(complex gain)을 곱해서 얻어진 표준 필터(prototype filter)의 다상(polyphase)형이다.

지연기(210-1∼n)는 입력신호를 제공받아 상기 입력신호를 샘플링 율의 한 유니트(unit)만 지연시켜 출력한다.

가산기(216-1∼n, 222-1∼n)는 필터로부터 또는 이전 가산기와 필터로부터 인가되는 두 신호를 샘플 데이터 마다 합하여 출력하며, 가산기(230,232)는 두 개의 곱셈기(224,226)로부터 인가되는 신호를 샘플 데이터 마다 합 또는 차를 출력한다.

곱셈기(224,226)는 가산기(216-n)과 가산기(222-n)로부터 인가되는 신호에 중간주파수 신호 COS[W_sn], SIN[W_sn]를 샘플 데이터 마다 각각 서로 곱한 신호를 출력한다.

이하 상기한 구성의 연결을 보면, 지연기 Z^-1(210-1∼n)은 입력신호 x[n]이 순차적으로 한 유니트씩 지연되도록 직렬 연결된다. 다운 샘플러(212-0∼n)와 필터(214-0∼n)는 각각 직렬 연결되어 각 가산기(216-1∼n)의 입력으로 연결된다. 이때 상기 다운 샘플러(212-0)와 필터(214-0) 만이 입력단과 가산기(216-1) 사이에 연결되며, 나머지 다운 샘플러(212-1∼n)와 필터(214-1∼n)는 각 지연기(218-1∼n)의 출력단과 상기 가산기(216-1∼n) 사이에 연결된다.

한편, 다운 샘플러(218-0∼n), 필터(220-0∼n), 가산기(222-1∼n)는 상기 지연기(210-1∼n)를 기준으로 하여 상기한 다운 샘플러(212-0∼n), 필터(214-0∼n), 가산기(216-1∼n)의 구조와 대칭되는 구조를 가진다.

상기 가산기(216-n)의 출력은 곱셈기(224)로 연결되며, 상기 가산기(222-n)의 출력은 곱셈기(226)로 연결된다. 상기 각 곱셈기(224,226)의 출력은 가산기(230)과 가산기(232)로 연결되며, 상기 가산기(230)의 출력은 곱셈기(228)의 입력으로 연결된다.

이하 본 발명의 일 실시 예에 따른 동작을 상술한 구성을 가지는 디지털 수신기를 참조하여 상세히 설명한다.

우선 종래의 디지털 수신기와 본 발명에 따른 디지털 수신기는 입력신호를 받아 들이는데 근본적으로 큰 차이가 있다. 즉, 종래 디지털 수신기에서는 A/D 변환기를 거친 입력신호에 정현파(sinusoidal) cos[.], sin[.] 신호를 상기 입력신호의 샘플 속도 마다 곱해 다음 단계로 전송한다. 하지만, 본 발명에 따른 디지털 수신기에서는 입력신호 고유의 스팩트럼(spectrum)에 의해서 결정되는 다운 샘플러의 다운 율(down rate) M 만큼 늦은 속도의 입력신호에 정현파(sinusoidal) cos[.], sin[.] 신호를 상기 M 만큼 늦추어진 샘플 속도 마다 곱해 다음 단계로 전송한다. 본 발명에서 정현파(sinusoidal) cos[.], sin[.] 신호를 상기 M 만큼 늦추어진 샘플 속도 마다 곱하는 것은 도 2에 도시된 바와 같이 곱셈기(224,226)가 디지털 수신기의 후단에 위치하는 것을 통해 알 수 있다.

다시 말해 상기 도 2에 도시된 본 발명에 따른 디지털 수신기에서는 두 개의 브랜치(branch)로 변경되어 운용되는데 그 입력신호의 흐름에 따라 살펴보면, A/D 변환기를 거쳐 입력되는 이산 타임신호는 입력신호의 속도와 다운 샘플러(212-0∼212-n,218-0∼218-n) 출력단 속도의 비율에 해당하는 M 보다 하나 작은 숫자를 가진 M-1개의 지연기(210-0∼210-n)를 통과한 다음 병렬로 M개의 필터(214-0∼214-n,220-0∼220-n)와 컨벌루션(convolution)을 하게 된다. 이때 각각의 필터(214-0∼214-n,220-0∼220-n)들은 FIR 필터에 원하는 채널의 표준화(normalized)된 중간 주파수 W_s를 포함하고 있는 복합(complex) 이득을 곱한 필터의 다상(polyphase)형이며, 상기 필터(214-0∼214-n,220-0∼220-n) 후단의 신호들은 모두 더하여져 상기 다운 율 M으로 속도가 줄어든 표준화된 복합 이득에 의해 곱하여진 다음 서로 더해져서 원하는 채널의 I 성분을 얻을 수 있다.

마찬가지로 Q 성분을 얻기 위해서 본 발명에 따른 디지털 수신기에서는 정현파 cos[.], sin[.] 신호의 상관 관계 특성에서 알 수 있듯이 출력 바로 전단의 양쪽 브랜치 출력 신호의 차를 구하여 -j를 곱하면 그 결과를 얻을 수 있다.

다음으로 종래 디지털 수신기와 본 발명에 따른 디지털 수신기와의 상관 관계를 수리적 방식(mathematical formular)에 대해서 언급하고자 한다.

우선 도 1에 도시된 종래 디지털 수신기는 도 3에 도시된 바와 같이 모델링(modeling) 된다.

상기 도 3에서 출력되는 출력신호 y[n]은 디지털 프로세싱에 의해

[수학식 2]

로 표시된다.

상기 x[n]은 A/D 변환기를 거친 입력신호이며, W_s는 원하는 채널의 중간주파수를 표준화한 주파수이다. 또한 h[n]은 시스템 임펄스 응답(system impulse response)을 의미하며, M은 샘플 율을 의미한다.

이하 수리적 방식을 통해 상기 도 3의 구성을 도 4에 도시된 두 개의 브랜치로 양분된 구성으로 변환이 가능함을 상기 수학식 2를 유도함으로서 증명한다.

상기 수학식 2은 다음의 수학식 3으로 변환이 가능하다.

[수학식 3]

이때 곱셈기는 지수함수로서 낮은 속도로 운용되며, 이것은 도 4와 같이 나타낼 수 있다.

상기 도 4에 도시된 필터(410a) h_-Ws[n]은, 필터(410a) h_Ws[n]은으로 각각 나타낼 수 있다.

또한 상기 도 4에 도시된 필터(410a,410b)는 다상형으로 변형되고, 상기 다운 샘플러(412a,412b)와 상기 필터(410a,410b)는 Noble Identity에 의해 상호 위치가 바뀌게 된다. 상기 Noble Identity는 1993년에 Englewood Cliffs에서 출판된 Multirate Systems and Filter banks(저자 Vaidyanathan)의 119 페이지 내지 122 페이지에 상세히 기재되어 있으므로 상세한 설명은 생략한다.

상기 Noble Identity에 의해 상기 다운 샘플러(412a,412b)와 상기 필터(410a,410b)의 위치가 바뀜에 의해 구현된 디지털 수신기는 도 2에 도시된 바와 같다.

다만 상기 도 2에 도시된 각 필터(214-0∼214-n,220-0∼220-n)의 제트-변환(z-transform) H_-Ws,k(z)는 다음과 같다.

상기 H_-Ws,k(z)는 h_-Ws[n]의 다상형 필터의 z 트랜스폼(z-transform)이다.

상기한 수학식 3과 Noble Identity에 의해 구현된 상기 도 2의 디지털 수신기의 구성을 참조하여 동작을 설명하면 아래와 같다.

입력신호 x[n]는 다운 샘플러(212-0)과 다운 샘플러(218-0)을 통해 필터(214-0,220-0)으로 각각 입력되며, 상기 각 필터(214-0,220-0)로부터 필터링되어 출력되는 신호는 가산기(216-1)와 가산기(222-1)로 입력된다.

또한 상기 x[n]은 지연기 Z^-1(210-1∼n)에 의해 순차적으로 지연된 신호는 해당 다운샘플러(212-1∼n,218-1∼n)로 인가된다. 상기 다운샘플러(212-1∼n,218-1∼n)를 통해 샘플링 율이 다운된 신호는 해당 필터(214-1∼n,220-1∼n)로 각각 인가되어 필터링 된다. 상기 필터(214-1∼n,220-1∼n)에 의해 필터링된 신호는 해당 가산기(216-1∼n,222-1∼n)로 인가된다.

상기 가산기(216-1∼n-1,222-1∼n-1)로 인가된 두 신호는 상기 두신호의 합신호로 출력되며, 상기 출력되는 신호는 하위 가산기(216-2∼n,222-2∼n)의 입력으로 인가된다.

한편 마지막 가산기(216-n,222-n)의 출력 신호는 곱셈기(224,226)에 제공되어 e^-jWsMn및 e^jWsMn과 각각 곱하여져 출력된다.

상기 곱셈기(224,226)로부터 출력된 신호는 가산기(230)로 인가되며, 상기 곱셉기(226)으로부터 입가되는 신호와 상기 곱셈기(224)로부터 인가되는 신호의 차 값이 출력된다. 상기 가산기(230)로부터 출력되는 차 신호는 곰셈기(228)로 인가되며, 상기 곱셈기(230)에서 -j와 곱하여져 Q 채널에 해당하는 최종 출력 신호가 얻어진다.

또한 상기 곱셈기(224,226)로부터 출력된 신호는 가산기(232)로 인가되며, 상기 곱셉기(226)으로부터 입가되는 신호와 상기 곱셈기(224)로부터 인가되는 신호의 합 값이 출력된다. 상기 가산기(232)로부터 출력되는 합 신호는 I 채널에 해당하는 최종 출력 신호 y[n]이 얻어진다.

상술한 바와 같이 본 발명은 종래 디지털 수신기에 다위상 구조를 접목시키는 동시에 Noble Identity를 이용하여 입력단의 신호 속도를 고유 특성 범위 내에서 줄였다. 따라서 현재 까지의 상용 디지털 프로세서 칩으로는 높은 속도를 가지는 입력신호의 처리가 가능한 디지털 수신기의 구현을 보다 효율적으로 대응함으로써 그 가능성을 한층 더 높였다. 또한 다위상 고유의 특성상 복잡성이 줄어든 신호의 병렬 처리를 가능하게 함으로써 처리 속도 면에서 상대적으로 종래 디지털 수신기에 비해 빠른 속도로 운용되어 시스템 효용성을 극대화 시켰다.

Claims

다위상 구조를 가지는 디지털 수신기에 있어서,

입력신호를 순차적으로 지연하는 복수의 지연기와, 상기 입력신호와 상기 복수의 지연기로부터 출력되는 신호의 샘플 율을 다운 시키는 다운 샘플러와, 상기 다운 샘플러로부터 출력되는 신호를 필터링하는 필터와, 상기 각 입력신호와

로 구성되어 상기 지연기를 기준으로 하여 대칭 구조를 가지며,

상기한 대칭 구조의 마지막 두 가산기로부터 출력되는 신호에 신호와 신호를 각각 곱하여 출력하는 두 개의 곱셈기와, 상기 두 개의 곱셈기로부터 출력되는 신호를 합하여 아이 채널에 해당하는 신호를 출력하는 가산기와, 상기 두 개의 곱셈기로부터 출력되는 신호의 차를 출력하는 가산기 가산기와, 상기 가산기의 차 신호에 복소수를 곱하여 큐 채널에 해당하는 신호를 출력하는 곱셈기로 구성됨을 특징으로 하는 다위상 구조를 가지는 디지털 수신기.
제1항에 있어서, 상기 필터의 제트-변환은 아래 수학식 4와 같음을 특징으로 하는 다위상 구조를 가지는 디지털 수신기.

[수학식 4]