KR100273646B1 - 다상 구조를 이용한 디지털 송신기_ - Google Patents

Abstract

본 발명은 디지털 송신기에 관한 것으로, 특히 다상 구조를 이용한 디지털 송신기에 관한 것이다. 본 발명에 따른 다상 구조를 이용한 디지털 송신기가, 이산 입력신호I[n]과 j가 곱해진 이산 입력신호Q[n]을 각각 가산 및 감산하여 출력하는 제1가산기 및 제2가산기와,상기 제1가산기 및 제2가산기의 출력신호에 각각 중간주파수w_s를 포함하는 복소신호 e^jwsMn 및 e^-jwsMn 를 곱하여 출력하는 제1곱셈기 및 제2곱셈기와, 상기 제1곱셈기의 출력신호를 시스템 함수 H_ws,K(Z) 에 의해 필터처리하여 출력하는 다상 구조를 갖는 필터들과, 각각 대응되는 필터의 출력신호를 업 샘플링하여 출력하는 업샘플러들과, 각각 대응되는 업샘플러의 출력신호와 한 유니트 지연된 전단 출력신호를 가산하여 출력하는 가산기들로 구성된 제1분지와, 상기 제2곱셈기의 출력신호를 시스템 함수 H_-ws,K(Z) 에 의해 필터처리하여 출력하는 다중 구조를 갖는 필터들과, 각각 대응되는 필터의 출력신호를 업 샘플링하여 출력하는 업샘플러들과, 각각 대응되는 업샘플러의 출력신호와 한 유니트 지연된 전단 출력신호를 가산하여 출력하는 가산기들로 구성된 제1분지와, 상기 제1분지의 출력신호와 상기 제2분지의 출력신호를 가산하여 중간주파수 변조된 신호를 출력하는 가산기로 구성된다.

Description

다상 구조를 이용한 디지털 송신기

본 발명은 통신시스템의 디지털 송신기에 관한 것으로, 특히 다상(Polyphase) 구조를 이용한 효과적인 디지털 송신기에 관한 것이다.

도 1은 기존 디지털 송신기의 구성을 보여주는 도면이다.

상기 도 1를 참조하면, 저역필터111은 I, Q 또는 실(real)성분을 가지는 신호를 입력하며, 입력신호에서 저역밴드 이외의 신호를 필터링하여 출력한다. 여기서 상기 저역필터111은 interpolating lowpass finite impulse response(FIR) 필터(filter)이다. 곱셈기 112는 상기 저역필터111의 출력 I신호와 국부발진기115의 출력신호 cosw_sn을 곱하여 출력한다. 곱셈기 113은 상기 저역필터111의 출력신호와 상기 국부발진기115의 출력 Q신호 sinw_sn을 곱하여 출력한다. 혼합기116은 상기 곱셈기112의 출력신호와 상기 곱셈기113의 출력신호를 혼합하여 출력한다.

상기와 같은 구성을 갖는 디지털 송신기는 입력 이산신호를 삽입된 필터(interpolating filter)를 거쳐 고속의 데이터로 만든다음, 국부발진기에서 발생되는 변조주파수와 곱하는 등의 변조과정을 거친다. 즉, 무선통신 환경하에서 서로 직교 성분의 속성을 가지는 I와 Q성분은 주파수 변조를 위한 중간주파수에 해당하는 정현파(sinusoidal(cos[·], sin[·]))와 곱해진 다음 혼합기(adder)를 통해 서로 더해져서 송신하게 되는데, 이 시점에서 가장 큰 문제로 제기되는 것이 데이터 의 속도이다. 만일, 데이터 속도가 너무 고속이라서, 일반 DSP(Digital Signal Processing) 칩을 사용해서 처리될수 없는 경우에는 다른 하드웨어(hardware)를 이용하여 구현해야 되는데, 이 경우에도 구현상의 곤란성이 제기된다면 결국 제작을 할수 없는 문제점이 발생하게 된다.

따라서 본 발명의 목적은 디지털 송신기에서 업샘플러를 필터 후단에 배치하여 상대적으로 낮은 속도로 입력신호를 필터링할수 있는 디지털 송신기를 제공함에 있다.

본 발명의 다른 목적은 디지털 송신기에서 신호 변조시 필터 전단에 복소형태의 변조 주파수를 곱하는 디지털 송신기를 제공함에 있다.

본 발명의 또 다른 목적은 디지털 송신기에서 필터 구조를 다위상 형태로 구현하여 신호처리를 병렬처리할수 있는 디지털 송신기를 제공함에 있다.

본 발명의 또 다른 목적은 디지털 송신기에서 I신호 성분과 Q신호 성분을 입력하여 변조시, Q 신호성분에 -j를 곱한 후, I 신호성분과의 합과 차를 구해서 두 브랜치로 나누어 신호처리하는 디지털 송신기를 제공함에 있다.

상기 목적들을 달성하기 위한 다상 구조를 갖는 디지털 송신기에 있어서, 이산 입력신호I[n]과 j가 곱해진 이산 입력신호Q[n]을 각각 가산 및 감산하여 출력하는 제1가산기 및 제2가산기와, 상기 제1가산기 및 제2가산기의 출력신호에 각각 중간주파수w_s를 포함하는 복소신호 e^jwsMn 및 e^-jwsMn 를 곱하여 출력하는 제1곱셈기 및 제2곱셈기와, 상기 제1곱셈기의 출력신호를 시스템 함수 H_ws,K(Z) 에 의해 필터처리하여 출력하는 다상 구조를 갖는 필터들과, 각각 대응되는 필터의 출력신호를 업 샘플링하여 출력하는 업샘플러들과, 각각 대응되는 업샘플러의 출력신호와 한 유니트 지연된 전단 출력신호를 가산하여 출력하는 가산기들로 구성된 제1분지와, 상기 제2곱셈기의 출력신호를 시스템 함수 H_-ws,K(Z) 에 의해 필터처리하여 출력하는 다중 구조를 갖는 필터들과, 각각 대응되는 필터의 출력신호를 업 샘플링하여 출력하는 업샘플러들과, 각각 대응되는 업샘플러의 출력신호와 한 유니트 지연된 전단 출력신호를 가산하여 출력하는 가산기들로 구성된 제1분지와, 상기 제1분지의 출력신호와 상기 제2분지의 출력신호를 가산하여 중간주파수 변조된 신호를 출력하는 가산기로 구성됨을 특징으로 한다.

도 1은 기존 디지털 송신기의 구성을 도시한 도면.

도 2는 본 발명의 일 실시 예에 따른 다위상 구조를 가지는 디지털 송신기의 구성을 도시한 도면.

도 3은 기존 디지털 송신기를 모델링(modeling)한 도면.

도 4는 두 개의 브랜치를 가지는 디지털 송신기를 모델링한 도면.

이하 본 발명의 바람직한 실시예를 첨부된 도면의 참조와 함께 상세히 설명한다.

우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 동일 부호를 가지도록 하였다. 또한 본 발명을 설명함에 있어서, 관련된 공지기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단된 경우 그 상세한 설명은 생략한다.

본 발명은 삽입된 필터(interpolating filter)를 통과한 고속의 데이터와 원하는 변조 주파수의 중간주파수를 곱하는 과정에서, 문제가 발생할수 있는 곱셈기를 디지털 송신기 전단으로 배치하되 상대적으로 낮은 처리속도록 운용하므로써 디지털 송신기의 부하를 줄이고자 한다.

그리고, 고속 입력 데이터의 경우 현재로선 상용 DSP 칩으로 제작이 용이하지 않았지만, 처리 속도면에서 시간이 지남에 따라 급속도로 발전하고 있는 DSP 칩을 이용해 디지털 송신기를 제작할수 있는 터젼을 마련하고자 한다.

또한, 필터를 다위상 형태로 구현하여 입력신호의 병렬 처리를 가능하게 하므로써 기존의 디지털 송신기보다는 한층 더 효과적으로 디지털 송신기를 운용할수 있는 방안을 제공하고자 한다.

우선, 기존의 디지털 송신기와 본 발명에 따른 디지털 송신기가 신호를 입력함에 있어 근본적인 큰 차이점을 살펴본다. 첫째, 기존의 디지털 송신기는 삽입된 필터를 거친, 상대적으로 높은 샘플 속도를 가진 신호와 정현파 신호(cos[·], sin[·])신호를 그 샘플 속도마다 곱해 다음 구성으로 전달하는 반면, 본 발명에 따른 디지털 송신기는 우선 입력신호에 신호 고유의 스펙트럼(spectrum)에 의해서 결정되는 업샘플러의 레이트, M만큼 늦은 속도의 정현파 신호를 변조 주파수로 곱한다는 것이다. 이하 설명되는 도 2 구성에서도 보여지듯이 정현파 신호는 본 디지털 송신기의 전단에 배치하되 역시 낮은 속도로 운용됨을 알수 있다.

도 2는 본 발명의 일 실시 예에 따른 다위상 구조를 갖는 디지털 송신기의 구성을 도시한 도면이다.

상기 도 2를 참조하면, 가산기211은 이산 입력신호 I[n]과 -j가 곱해진 이산 입력신호Q[n] 신호를 가산하여 출력한다. 감산기212는 상기 이산신호 I[n]와 -j가 곱해진 Q[n] 신호를 감산하여 출력한다. 곱셈기221은 상기 가산기211의 출력신호와 중간주파수에 해당하는 복소(complex)형태의 신호 e^jwsMn 를 곱하여 출력한다. 곱셈기222는 상기 감산기212의 출력신호와 중간주파수에 해당하는 복소형태의 신호 e^-jwsMn 를 곱하여 출력한다. 여기서 상기 중간주파수에 해당하는 복소 형태의 신호는 업샘플러(upsampler)의 레이트, M만큼 늦은 속도의 정현파(sinusoial(cos[·],sin[·])) 신호이다. 상기 가산기221와 감산기222의 출력은 각각 병렬로 연결된 M개의 필터들를 거친다.

필터들221-22M은 상기 곱셈기212의 출력신호를 각각 필터처리하여 출력한다. 업샘플러들231-23M은 상기 필터들(221-22M)을 거친 각 신호들(임의의 샘플링 레이트 fs를 갖는 이산신호들)을 각각 입력하며, 신호의 고유 특성에 의거하여 가능한 범위 내에서 샘플링 율을 업(up)시켜 출력한다. 지연기들(251-25(M-1))은 각각 대응되는 유니트의 출력신호를 샘플링 레이트의 한 유니트만 지연시켜 출력한다. 가산기들(281-28(M-2))은 각각 대응되는 지연기의 출력신호와 업샘플러의 출력신호를 가산하여 다음 지연기로 출력한다.

필터들271-27M은 상기 곱셈기214의 출력신호를 각각 필터처리하여 출력한다. 업샘플러들261-26M은 상기 필터들(271-27M)을 거친 신호들(임의 샘플링 레이트 fs를 갖는 이산신호들)을 각각 입력하며, 신호의 고유 특성에 의거하여 가능한 범위 내에서 샘플링 율을 업(up)시켜 출력한다. 지연기들(251-25(M-1))은 각각 대응되는 유니트의 출력신호를 샘플링 레이트의 한 유니트만 지연시켜 출력한다. 가산기들(291-29(M-2))은 각각 대응되는 지연기의 출력신호와 업샘플러의 출력신호를 가산하여 다음 지연기로 출력한다.

여기서 상기 필터들(231-23M, 271-27M)은 상기 도 1에서 보여지는 Interpolating lowpass finite impulse response filter에 원하는 변조 주파수의 표준화된(normalized) 중간주파수, w_s를 포함하는 복소 이득(copmlex gain)을 곱한 필터(prototype filter)의 다상(polyphase) 형들이다.

가산기28M-1은 업샘플러23M의 출력신호와 지연기24M-1의 출력신호를 가산하여 출력한다. 가산기29M-1은 상기 업샘플럭26M의 출력신호와 지연기25M-1의 출력신호를 가산하여 출력한다. 가산기200은 상기 가산기28M-1의 출력신호 및 상기 가산기29M-1의 출력신호를 가산하여 최종적인 출력신호 s[n]을 출력한다.

여기서 상기 유니트라 함은 하나의 필터, 하나의 업샘플러 및 하나의 가산기를 묶은 하나의 구성 단위를 의미한다.

다음으로, 기존의 디지털 송신기와 본 발명에 따른 디지털 송신기의 상관 관계에 대한 수학적 형태(mathmatical formular)에 대해서 설명한다.

우선, 상기한 도 1의 구성은 첨부된 도면 도 3과 같이 모델링된다.

상기 도 3을 참조하면, 업샘플러311은 이산-시간(discrete-time) 입력신호 x[n]을 신호 고유 특성에 의거하여 가능한 범위 내에서 샘플링 레이트(sampling rate)를 높여 출력한다. 필터312는 상기 업샘플러311의 출력신호를 시스템 함수(system function) h[n] 에 의해 필터처리하여 출력한다. 곱셈기313은 상기 필터312의 출력신호와 중간주파수 ws를 포함하는 복소 이득 cosw_sn을 곱해서 y[n]을 출력한다.

즉, 입력 이산 입력신호 x[n]은 먼저, 업샘플링되어 데이터 속도가 증가되고, 이후 필터링된 후 중간주파수에 해당하는 변조주파수와 곱해져 Y[n]으로 출력된다.

상기 출력신호 y[n]은 디지털 처리(digital processing)에 의해서 하기 수학식 1과 같이 나타난다.

여기서 x[n]은 이산-시간(discrete-time) 입력신호이고, w_s는 원하는 변조 주파수의 중간 주파수를 표준화(normalized)한 주파수이며, h[n]은 시스템 임펄스 응답(system impulse response)이고, M은 업샘플링 레이트를 의미한다.

상기한 수학식 1은 하기와 같은 수학식 2로 전개된다.

이때 곱셈기313은 지수(exponential) 함수로서 낮은 속도로 운용된다. 또한, 이것은 첨부된 도면 도 4와 같이 나타난다.

상기 도 4를 참조하면, 곱셈기411는 입력 이산신호 x[n]와 중간주파수에 해당하는 변조주파수 e^jwsMn 을 곱하여 출력한다. 업샘플러 413은 상기 곱셈기411의 출력을 신호 고유 특성에 의거하여 가능한 범위 내에서 샘플링 레이트(sampling rate)를 높여 출력한다. 필터415는 상기 업샘플러의 출력신호를 시스템 함수(system function) h_ws [n] 에 따라 필터링하여 출력한다.

한편, 곱셈기412는 입력 이산신호 x[n]와 중간주파수에 해당하는 변조주파수 e^-jwsMn 을 곱하여 출력한다. 업샘플러 414는 상기 곱셈기412의 출력을 신호 고유 특성에 의거하여 가능한 범위 내에서 샘플링 레이트(sampling rate)를 높여 출력한다. 필터416은 상기 업샘플러의 출력신호를 시스템 함수(system function) h_-ws [n] 에 따라 필터링하여 출력한다. 가산기417은 상기 필터416 및 417의 출력을 가산하여 y[n]을 출력한다.

여기서 상기 hw_s[n] 및 h_w_s[n]은 하기 수학식 3과 같이 나타난다.

상기 도 4의 두 필터는 다상(polyphase)형으로 변형되고, 상기 필터와 업샘플러는 "Noble Identity"에 의해 상호 위치가 바뀌게 된다. 상기 "Noble Identity"는 1993년에 Englewood Cliffs"에서 출판된 "Multirate Systems and Filter banks"(저자 "Vaidyanathan")의 119페이지 내지 122 페이지에 상세히 기재되어 있으므로 상세한 설명은 생략한다.

상기 도 2의 디지털 송신기에서 필터415의 z-transform은 하기 수학식 4와 같이 주어진다.

여기서 Hw_s,k(z)는 hw_s[n]의 다상(polyphase) 형 필터의 z-transform이다.

한편, 상기 도 2의 디지털 송신기에서 필터416의 z-transform은 하기 수학식 5와 같이 주어진다.

여기서 H-w_s,k(z)는 h-w_s[n]의 다상형 필터의 z-tranform이다.

상술한 바와 같이 본 발명은 다상 구조를 디지털 송신기에 접목시키는 동시에, Noble Identity를 이용하여 업샘플러를 디지털 송신기 후단으로 배치하였다. 이에 따라, 디지털 송신기를 상용 DSP 칩으로 용이하게 구현할수 있으며, 다상 고유의 특성상 복잡성(complexity)이 줄어든 병렬 처리를 행하므로써 시스템 처리 속도를 증대시키는 효과를 거둘수 있다.

Claims (3)

1. 다상 구조를 갖는 디지털 송신기에 있어서,

   이산 입력신호I[n]과 j가 곱해진 이산 입력신호Q[n]을 각각 가산 및 감산하여 출력하는 제1가산기 및 제2가산기와,

   상기 제1가산기 및 제2가산기의 출력신호에 각각 중간주파수ws를 포함하는 복소신호 e^jwsMn 및 e^-jwsMn 를 곱하여 출력하는 제1곱셈기 및 제2곱셈기와,

   상기 제1곱셈기의 출력신호를 시스템 함수 H_ws,K(Z) 에 의해 필터처리하여 출력하는 다상 구조를 갖는 필터들과, 각각 대응되는 필터의 출력신호를 업 샘플링하여 출력하는 업샘플러들과, 각각 대응되는 업샘플러의 출력신호와 한 유니트 지연된 전단 출력신호를 가산하여 출력하는 가산기들로 구성된 제1분지와,

   상기 제2곱셈기의 출력신호를 시스템 함수 H_-ws,K(Z) 에 의해 필터처리하여 출력하는 다상 구조를 갖는 필터들과, 각각 대응되는 필터의 출력신호를 업 샘플링하여 출력하는 업샘플러들과, 각각 대응되는 업샘플러의 출력신호와 한 유니트 지연된 전단 출력신호를 가산하여 출력하는 가산기들로 구성된 제1분지와,

   상기 제1분지의 출력신호와 상기 제2분지의 출력신호를 가산하여 주파수 변조된 신호를 출력하는 가산기로 구성됨을 특징으로 하는 디지털 송신기.
2. 제1항에 있어서,

   상기 시스템 함수 H_ws,K(Z) 가 하기 수학식 6과 같이 구성됨을 특징으로 하는 디지털 송신기.

   여기서 w_s는 중간주파수이고, M은 업샘플링 레이트임.
3. 제2항에 있어서,

   상기 시스템 함수 H_-ws,K(Z) 가 하기 수학식 7과 같이 구성됨을 특징으로 하는 디지털 송신기.

   여기서 w_s는 중간주파수이고, M은 업샘플링 레이트임.