KR19990019229A

KR19990019229A - 하이파이 플러스 인터럽트 버스의 전송속도 향상장치

Info

Publication number: KR19990019229A
Application number: KR1019970042580A
Authority: KR
Inventors: 송승철
Original assignee: 구자홍; 엘지전자 주식회사
Priority date: 1997-08-29
Filing date: 1997-08-29
Publication date: 1999-03-15

Abstract

본 발명은 하이파이 플러스 인터럽트 버스의 전송속도 향상장치에 관한 것으로, 종래의 기술에 있어서는 인터럽트를 처리할 처리기 그룹의 보드가 한 장만 장착되어진 경우라면 2∼16(15 클럭)의 단계가 필요없어 불필요하게 15 클럭을 낭비하게 되는 문제점이 있었다.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 장착되어진 보드의 수량을 판단하여 한 장만 장착되었을 경우 이 보드에 전송되는 중재 인터럽트에 대하여 중재 인터럽트의 2∼16(15 클럭)의 단계를 거치지않고, 바로 단계 17로 진행할 수 있도록 하는 장치를 제공함으로써, 시스템의 전송속도를 향상시키는 효과가 있다.

Description

하이파이 플러스 인터럽트 버스의 전송속도 향상장치

본 발명은 하이파이 플러스 인터럽트 버스의 전송속도 향상장치에 관한 것으로, 특히 주전산기Ш의 성능 개선 방안으로 요청된 인터럽트를 처리할 보드 수량을 판단하여 불필요한 중재 인터럽트(Arbitration Interrupt : AI)의 처리 단계를 생략하여 전송속도를 향상시키는 하이파이 플러스 인터럽트 버스의 전송속도 향상장치에 관한 것이다.

주전산기Ш에서 사용되는 하이파이 플러스 버스는 크게 중재버스와 데이터 전송버스 및 인터럽트 버스, 유틸리티 버스로 구분되는데, 하이파이 플러스 버스에 장착되는 보드는 주전산기Ш의 운영체제 및 사용자 프로그램이 수행되는 주처리장치(Main Processor Unit : MPU)와, 프로그램 수행에 필요한 데이터를 저장하는 주기억장치(MEM)와, 입출력장치와의 인터페이스를 담당하는 입출력 처리기(Input/Output unit : IOP)와, 주전산기Ш의 진단 및 제어를 수행하는 시스템 제어기(System Control Module : SCM)의 4가지이며, 이들은 각각 여러개씩 장착될 수 있고, 이중 인터럽트에 관계되는 보드는 주처리장치(MPU)와 입출력 처리기(IOP) 및 시스템 제어기(SCM)의 3가지 이다.

상기 주처리장치(MPU)와 입출력 처리기(IOP) 및 시스템 제어기(SCM)는 총 13개까지 버스에 장착될 수 있으며, 알큐(RQ)보드라고도 한다.

하이파이 플러스 인터럽트 버스에서 전송되는 인터럽트의 종류는 직접 인터럽트(Direct Interrupt : DI)와 중재 인터럽트(AI)의 2가지이고, 상기 중재 인터럽트는 알큐(RQ)보드들 간의 대화 수단으로 사용되는 것으로, 알큐(RQ)보드 중 인터럽트 요청이 있는 보드(요청기)가 인터럽트를 처리할 보드(처리기)를 지정하지 않고, 처리기의 그룹(주처리장치(MPU) 그룹 또는 입출력 처리기(IOP) 그룹) 또는 시스템 제어기(SCM) 그룹에 인터럽트를 전달하며, 지정을 받은 상기 처리기 그룹은 처리기들 끼리 중재를 하여 인터럽트를 접수할 처리기 하나를 선정하여 선택된 처리기가 인터럽트에 관한 서비스를 수행하게 된다.

도1은 종래 중재 인터럽트의 단계별 전송정보표로서, 이에 도시된 바와 같이 중재 인터럽트는 총 21단계(21 클럭)로 구성되는데, 단계 2∼16은 처리기들 끼리 서로 중재를 하여 그 순간 인터럽트를 처리할 가장 적합한 처리기가 선정되는 단계이고, 단계 17∼19는 선정된 처리기가 인터럽트를 처리하는 단계이다.

상기와 같이 종래의 기술에 있어서는 인터럽트를 처리할 처리기 그룹의 보드가 한 장만 장착되어진 경우라면 2∼16(15 클럭)의 단계가 필요없어 불필요하게 15 클럭을 낭비하게 되는 문제점이 있었다.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 장착되어진 보드의 수량을 판단하여 한 장만 장착되었을 경우 이 보드에 전송되는 중재 인터럽트에 대하여 중재 인터럽트의 2∼16(15 클럭)의 단계를 거치지않고, 바로 단계 17로 진행할 수 있도록 하는 장치를 제공함에 그 목적이 있다.

도1은 종래 중재 인터럽트의 단계별 전송정보표.

도2는 본 발명 하이파이 플러스 인터럽트 버스의 전송속도 향상장치의 구성을 보인 회로도.

도3은 본 발명에 의한 인터럽트 제어기의 구성을 보인 블록도.

* 도면의 주요부분에 대한 부호의 설명

10 : 디코더 20 : 하이파이 플러스 인터럽트 버스

SCM : 시스템 제어기 IOP : 입출력 처리기

MPU : 주처리장치 MPIH : 요청기

MPIH : 처리기 TMR : 전송메세지 레지스터

CSR : 제어 및 상태 레지스터 EMR : 경고메세지 레지스터

QMR : 큐-타입 레지스터

이와 같은 목적을 달성하기 위한 본 발명 하이파이 플러스 인터럽트 버스의 전송속도 향상장치의 구성은, 하이파이 플러스 백플레인 보드에 위치한 복수개의 슬롯과; 백플레인 보드에 위치하여 상기 각각의 슬롯으로부터 출력되는 보드신호를 입력받아 각 그룹에 해당하는 보드의 개수가 하나인지 또는 둘 이상인지를 판단하여 로우 또는 하이를 출력하는 디코더로 구성함을 특징으로 한다.

상기 슬롯은 각각 3개의 present_핀과 3개의 Alone_핀을 포함하여 이루어진 것을 특징으로 한다.

이하, 본 발명에 따른 실시예를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도2는 본 발명 하이파이 플러스 인터럽트 버스의 전송속도 향상장치의 구성을 보인 회로도로서, 이에 도시한 바와 같이 각 슬롯에 주처리장치present_핀과, 입출력 처리기present_핀과, 시스템 제어기present_핀을 따로두고, 보드가 그 슬롯에 장착되면 그에 해당하는 present_신호를 로우로 드라이브하게 하며, 슬롯에 보드가 존재하지 않으면 상기 present_신호는 풀-업(Pull-up)되어 있으므로, 디코더(10)에서 하이로 인식하게 된다.

상기 디코더(10)는 각 슬롯으로부터 입력되는 present_신호를 조사하여 각 그룹에 해당하는 보드의 개수가 하나인지 또는 둘 이상인지를 판단하여 보드가 단 하나만 존재한다면 그에 해당하는 Alone_신호를 로우로 구동한다.(예를 들어 주처리장치 보드가 하나만 존재하고, 입출력 처리기 및 시스템 제어기 보드는 둘 이상이 존재한다면 M_Alone_은 로우, I_Alone_과 S_Alone_은 모두 하이로 드라이브한다.)

상기 Alone_신호는 각 슬롯에 모두 동시에 인가되므로, 슬롯에 장착된 보드들은 각각의 Alone_신호를 참조하여 그에 해당하는 그룹의 보드 수량이 하나인지 둘 이상인지 알 수 있게 된다.(예를 들어 주처리장치 보드가 2장, 입출력 처리기 및 시스템 제어기 보드가 각각 1장인 경우 M_Alone은 하이, I_Alone과 S_Alone은 모두 로우가 되고, 각 보드들은 Alone_신호를 참조하여 주처리장치 그룹의 보드가 둘 이상이며, 입출력 처리기 및 시스템 제어기 그룹의 보드는 한 장씩 존재한다는 것을 알게된다.)

상기 디코더(10)는 각 present_중 한 개만 로우일 때 그에 해당하는 Alone_신호를 로우로 구동하면 되는데, 이를 불린 방정식(Boolean Equation)으로 나타내면 다음과 같다.

！M_Alone_ =！M_present_0 ＆ M_present_1 ＆ M_present_2 ＆…＆ M_present_12

#M_present_0 ＆！M_present_1 ＆ M_present_2 ＆…＆ M_present_12

·

#M_present_0 ＆ M_present_1 ＆ M_present_2 ＆…＆！M_present_12;

여기서, ＆는 로지컬(Logical) AND, #는 로지컬(Logical) OR,！는 로지컬(Logical) NOT를 나타낸다. I_Alone_과 S_Alone_도 마찬가지로 상기 식과 같이 구성되며, 디코더는 빠른 신호 처리를 요구하는 것이 아니기 때문에 저속의 디바이스를 사용하여도 된다.

각 Alone_신호는 모든 슬롯에 연결되어 있으므로, 슬롯에 장착되는 보드들은 어느 그룹에 보드가 하나 또는 둘 이상 장착되어 있는지를 알수있어 중재 인터럽트가 발생한 인터럽트 요청기는 인터럽트를 처리할 처리기가 홀로 존재한다면 중재 인터럽트 처리단계 중 2∼16단계를 수행하지 않고, 바로 소스 어드레스를 드라이브하면 된다.

도3은 본 발명에 의한 인터럽트 제어기의 구성을 보인 블록도로서, 이에 도시한 바와 같이 다중 처리 인터럽트 요청기(Multi Processor Interrrupt Requester : MPIR, 이하 요청기)와 다중 처리 인터럽트 처리기(Multi Processor Interrupt Handler : MPIH, 이하 처리기)로 구성되는데, 상기 요청기(MPIR)는 전송할 인터럽트의 메시지를 저장하는 전송메세지 레지스터(Transfer Message Register : TMR)와, 인터럽트의 전송완료와 에러상태 및 인터럽트 접수여부를 저장하는 제어 및 상태 레지스터(Control Status Register : CSR)로 구성되어 보드내에서 인터럽트 전송 요구가 발생하였을 때 하이파이 플러스 버스(20)로 인터럽트 전송을 수행하며, 상기 처리기(MPIH)는 접수된 경고 인터럽트(인터럽트 벡터의 한 종류로 가장 우선 순위가 높고, 긴급 상황이 발생하였을 경우에 사용) 메시지를 저장하는 경고메세지 레지스터(Emergency Message Register : EMR)와, 경고 인터럽트보다 우선순위가 낮고 인터럽트가 접수되면 인터럽트 처리기의 큐에 쌓아놓고 하나씩 순서대로 처리하여 저장하는 큐-타입 레지스터(Q-type Message Register : QMR)로 구성되어 타 보드에서 인터럽트가 전송되었을 때 이를 접수하며, I_am_Alone_은 보드의 종류에 따라 주처리장치 보드인 경우에는 M_Alone_, 입출력 처리기 보드인 경우에는 I_Alone_, 시스템 제어기 보드인 경우에는 S_Alone_에 연결하면 된다.

상기 요청기(MPIR)의 전송메세지 레지스터의 27∼24비트가 그룹 ID로, 여기에 인터럽트가 전송될 그룹의 ID가 표시(그룹 ID는 비트3 : 시스템 제어기 그룹, 비트2 : 입출력 처리기 그룹, 비트1 : 예약, 비트0 : 주처리장치 그룹)되어 상기 요청기는 상기 그룹 ID비트를 참조하여 인터럽트를 접수할 처리기 그룹이 어느것인지 알수있고, 또 그 그룹에 처리기 보드가 하나 또는 둘 이상인지도 알수있어 중재 인터럽트의 단계 중 2∼16을 수행할 것인지를 판단할 수 있다.

그러나, 그룹 ID비트는 둘 이상 세트(두 그룹이상 중재 인터럽트에 참가하게 되는 경우)될 수 있어 이때는 상기 중재 인터럽트의 단계 중 2∼16을 생략하면 안된다.

이상에서 설명한 바와 같이 본 발명 하이파이 플러스 인터럽트 버스의 전송속도 향상장치는 중재 인터럽트의 전송에 있어서 인터럽트를 전송받는 그룹내에 하나의 인터럽트 처리기 보드만 존재하는 경우에 불필요한 중재 인터럽트 단계를 생략하므로 인해 시스템의 전송속도를 향상시키는 효과가 있다.

Claims

하이파이 플러스 백플레인 보드에 위치한 복수개의 슬롯과; 백플레인 보드에 위치하여 상기 각각의 슬롯으로부터 출력되는 보드신호를 입력받아 각 그룹에 해당하는 보드의 개수가 하나인지 또는 둘 이상인지를 판단하여 로우 또는 하이를 출력하는 디코더로 구성함을 특징으로 하는 하이파이 플러스 인터럽트 버스의 전송속도 향상장치.
제1항에 있어서, 상기 슬롯은 각각 3개의 present_핀과 3개의 Alone_핀을 포함하여 이루어진 것을 특징으로 하는 하이파이 플러스 인터럽트 버스의 전송속도 향상장치.