KR19990018056A - Input State Stable Circuit of Bidirectional Pins - Google Patents

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Abstract

반도체 장치의 양방향 핀의 입력상태에를 안정화 시키는 양방향 핀의 입력상태 안정 회로를 개시한다.An input state stabilization circuit of a bidirectional pin for stabilizing an input state of a bidirectional pin of a semiconductor device is disclosed.

본 발명의 양방향 핀의 입력상태 안정 회로는 I/O 패드, ESD 보호 회로, 풀-업 소자 및 테스트 패드를 구비한다. 상기 I/O 패드는 입력 신호와 출력 신호를 보낸다. 상기 ESD 보호 회로는 상기 I/O 패드의 입력 신호를 통과시키는 PMOS와 NMOS의 조합으로 구성된다. 상기 풀-업 소자는 상기 PMOS중 하나를 사용한다. 상기 테스트 패드는 상기 풀-업 소자의 동작 신호를 인가한다. 상기 양방향 핀의 입력상태 안정화 회로는 풀-업 또는 풀-다운 소자를 사용하여, 입력 플로팅 상태를 방지할 수 있다.The input state stabilization circuit of the bidirectional pin of the present invention includes an I / O pad, an ESD protection circuit, a pull-up device, and a test pad. The I / O pad sends an input signal and an output signal. The ESD protection circuit is composed of a combination of PMOS and NMOS that pass the input signal of the I / O pad. The pull-up device uses one of the PMOS. The test pad applies an operation signal of the pull-up device. The input state stabilization circuit of the bidirectional pin may use a pull-up or pull-down device to prevent an input floating state.

따라서, 본 발명에 의하면, 선택적 풀-업 또는 풀-다운 소자를 이용하여 입력상태의 플로팅 상태를 방지하여 입력상태의 안정화를 이룰 수 있다.Therefore, according to the present invention, the input state can be stabilized by preventing the floating state of the input state by using the selective pull-up or pull-down element.

Description

양방향 핀의 입력상태 안정 회로Input State Stable Circuit of Bidirectional Pins

본 발명은 반도체 장치에 관한 것으로, 특히 양방향 핀의 입력 상태 안정 회로 및 그 방법에 관한 것이다.The present invention relates to a semiconductor device, and more particularly, to an input state stabilization circuit of a bidirectional pin and a method thereof.

도 1 은 기존의 반도체 장치의 양방향 핀의 입/출력(Input/Output : 이하 I/O) 셀의 입력 부분의 구조이다.1 is a structure of an input portion of an input / output (I / O) cell of a bidirectional pin of a conventional semiconductor device.

도면을 참조하면 기존의 반도체 장치의 양방향 핀의 셀(Cell)은, I/O 패드(100)와, ESD 보호 회로부(110) 및 입력버퍼(120)를 구비한다. 이 도면에서는 출력 트랜지스터 부분은 표시하지 않은 상태이다. 상기 ESD 보호 회로부(110)는 다수의 병렬로 구성한 피-모스(P-channel Metal Oxide Semiconductor Field Effect Transistor : 이하 PMOS)와 엔-모스(N-channel MOS : 이하 NMOS)의 게이트 입력을 각각 VDD와 VSS에 연결하여 ESD 보호 다이오드로 사용하고 있다. 이와같은 구성으로 I/O 패드(100)의 입력을 ESD 보호 회로부(110)를 통과시킨후 입력 버퍼(120)로 보내어진다.Referring to the drawings, a cell of a bidirectional pin of a conventional semiconductor device includes an I / O pad 100, an ESD protection circuit unit 110, and an input buffer 120. In this figure, the output transistor portion is not shown. The ESD protection circuit 110 may include a gate input of a P-channel metal oxide semiconductor field effect transistor (PMOS) and an N-channel MOS (NMOS) configured in a plurality of parallels, respectively. It is connected to VSS and used as an ESD protection diode. In this configuration, the input of the I / O pad 100 is passed through the ESD protection circuit unit 110 and then sent to the input buffer 120.

도 1 의 구조에서 I/O 패드(100)의 상태가 출력 모드(Output Mode)인 상태에서 입력 모드(Input Mode) 상태로 바뀌거나 그 반대로 바뀌는 경우에, 시-모스 로직(Complementary MOS LOGIC)의 특성상 집적회로(Intergrated Circuit : 이하 IC)가 불안정해질수 있다. 즉, 출력 레벨(Output Level)이 출력되고 있는 상태에서 입력 레벨(Input Level)을 인가하게 되면 신호(Signal)의 충돌에 의해 VDD와 VSS간에 전류 경로(Current Path)가 생성되어 전원 노이즈(Noise)를 유발시키게 된다. 한편, 출력 상태가 트라이스테이트(Tri-State)인 경우 입력 신호가 인가되지 않는 경우에도 입력 플로팅(Input Floating) 상태가 되어 오동작(Malfuction)을 유발시킬 수 있다. 다시 말해서, 종래의 I/O 셀은 출력 신호와 입력 신호의 오버랩(Overlap) 구간에서 IC 동작의 치명적인 오류를 유발할 가능성이 있다.In the structure of FIG. 1, when the state of the I / O pad 100 is changed from an output mode to an input mode or vice versa, Due to its nature, an integrated circuit (IC) may become unstable. That is, if the input level is applied while the output level is being output, a current path is generated between the VDD and the VSS due to a signal collision, thereby generating power noise. Will cause. On the other hand, when the output state is tri-state (Tri-State), even if the input signal is not applied to the input floating (Input Floating) state can cause a malfunction (Malfuction). In other words, the conventional I / O cell may cause a fatal error of the IC operation in the overlap section of the output signal and the input signal.

따라서, 입력 신호를 어떤 타이밍 조건으로 인가하느냐가 매우 중요한 변수로 작용하게 되는데, 상기 두가지 문제점을 모두 피할수 있는 타이밍 조건은 오직 한 순간이므로 그 타이밍을 만족하는 입력 데이터 페턴(Input Data Pattern)을 구현하는 것은 실질적으로 불가능하다. 따라서 이의 개선을 위해서는 입력 모드와 출력 모드간의 변환이 자동적으로 이루어지는 양방향 핀이 요구되었다.Therefore, the timing condition to which the input signal is applied is a very important variable. Since the timing condition that can avoid both of the above problems is only one instant, an input data pattern satisfying the timing is realized. It is practically impossible to do. Therefore, the improvement required a bidirectional pin that automatically converts between input and output modes.

본 발명이 이루고자 하는 기술적 과제는 반도체 소자의 양방향 핀에서 입력상태를 안정화하는 입력상태 안정 회로를 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide an input state stabilization circuit that stabilizes an input state at a bidirectional pin of a semiconductor device.

본 발명이 이루고자 하는 다른 기술적 과제는 반도체 소자의 양방향 핀에서 입력상태를 안정화하는 입력상태 안정 방법을 제공하는데 있다.Another object of the present invention is to provide an input state stabilization method for stabilizing an input state at a bidirectional pin of a semiconductor device.

도 1 은 기존의 반도체 장치의 양방향 핀의 I/O 셀의 입력 부분의 구조이다.1 is a structure of an input portion of an I / O cell of a bidirectional pin of a conventional semiconductor device.

도 2 는 본 발명에 따른 풀-업 소자를 사용한 반도체 장치의 양방향 핀의 셀의 입력 부분의 구조이다.2 is a structure of an input portion of a cell of a bidirectional pin of a semiconductor device using a pull-up element according to the present invention.

상기 기술적 과제를 이루기 위하여 본 발명의 양방향 핀의 입력상태 안정 회로는 I/O 패드, ESD 보호 회로, 풀-업 소자 및 테스트 패드를 구비한다.In order to achieve the above technical problem, the input state stabilization circuit of the bidirectional pin of the present invention includes an I / O pad, an ESD protection circuit, a pull-up device, and a test pad.

상기 I/O 패드는 입력 신호와 출력 신호를 보낸다.The I / O pad sends an input signal and an output signal.

상기 ESD 보호 회로는 상기 I/O 패드의 입력 신호를 통과시키는 PMOS 다이오드와 NMOS 다이오드의 조합으로 구성된다.The ESD protection circuit is composed of a combination of a PMOS diode and an NMOS diode that passes an input signal of the I / O pad.

상기 풀-업 소자는 상기 PMOS중 하나를 사용한다.The pull-up device uses one of the PMOS.

상기 테스트 패드는 상기 풀-업 소자에 동작 신호를 인가한다.The test pad applies an operation signal to the pull-up device.

상기 다른 기술적 과제를 이루기 위하여 본 발명의 양방향 핀의 입력상태 안정 방법은,In order to achieve the above another technical problem the input state stabilization method of the bidirectional pin of the present invention,

반도체 소자의 양방향 입출력 셀에서, 입력 상태의 안정화를 위하여 ESD 보호 회로에 내장된 풀-업 또는 풀-다운 소자를 구동하여 입력 플로팅 상태를 방지한다.In a bidirectional input / output cell of a semiconductor device, a pull-up or pull-down device embedded in an ESD protection circuit is driven to stabilize an input state, thereby preventing an input floating state.

상기 풀-업 또는 풀-다운 소자의 동작 신호들은 테스트 패드로부터 인가된다.Operation signals of the pull-up or pull-down device are applied from a test pad.

상기 양방향 핀의 입력상태 안정 방법은 집적회로 특성 평가시 평가 조건에 따른 오류를 해결할 수 있다.The input state stabilization method of the bidirectional pin may solve an error according to an evaluation condition when evaluating integrated circuit characteristics.

이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.

도 2 는 본 발명에 따른 풀-업 소자를 사용한 반도체 장치의 양방향 핀의 셀의 입력 부분의 구조이다. 도면을 참조하면, 본 발명에 따른 양방향 핀의 입력 상태 안정 회로는 I/O 패드(200), ESD 보호 회로(220), 풀-업 소자(230), 테스트 패드(210), 입력 버퍼(240)를 구비한다.2 is a structure of an input portion of a cell of a bidirectional pin of a semiconductor device using a pull-up element according to the present invention. Referring to the drawings, an input state stabilization circuit of a bidirectional pin according to the present invention includes an I / O pad 200, an ESD protection circuit 220, a pull-up device 230, a test pad 210, and an input buffer 240. ).

상기 I/O 패드(200)는 입력 신호와 출력 신호를 보낸다. 상기 ESD 보호 회로(220)는 다수의 병렬로 구성한 PMOS와 NMOS의 게이트 입력을 각각 VDD와 VSS에 연결하여 ESD 보호 다이오드로 사용하여 상기 I/O 패드의 입력 신호를 통과시킨다. 상기 풀-업 소자(230)는 상기 PMOS 다이오드중 하나를 풀-업 소자로 사용한다. 상기 테스트 패드(210)는 상기 풀-업 소자(230)의 게이트에 동작 신호를 인가한다. 상기 입력 버퍼(240)는 상기 I/O 패드(200)로 부터의 입력신호를 버퍼링한다.The I / O pad 200 sends an input signal and an output signal. The ESD protection circuit 220 connects the gate inputs of a plurality of parallel PMOS and NMOS to VDD and VSS, respectively, and passes the input signals of the I / O pads as ESD protection diodes. The pull-up device 230 uses one of the PMOS diodes as a pull-up device. The test pad 210 applies an operation signal to the gate of the pull-up device 230. The input buffer 240 buffers an input signal from the I / O pad 200.

그 동작을 좀 더 자세히 살펴보면, 테스트 패드에 VSS 레벨을 인가하면 풀-업 소자가 동작을 하게 되므로, 입력 신호를 출력 모드와 오버랩 되지 않게끔만 고려하면, 풀-업 소자의 동작에 의하여 입력 플로팅 상태를 방지할 수 있으므로 종래 셀의 문제점을 일거에 해결할 수 있다. 따라서, IC 특성 평가 및 테스트 선별시에는 테스트 패드에 VSS 레벨을 인가하여 사용하고, 사용자가 사용할 때에는 테스트 패드에 VDD 레벨을 인가하도록 조치한다면 종래 I/O 셀의 특성 변화없이 문제점을 해결할 수 있는 것이다.Looking at the operation in more detail, when the VSS level is applied to the test pad, the pull-up device operates, so considering that the input signal does not overlap with the output mode, the input floating by the operation of the pull-up device Since the state can be prevented, the problem of the conventional cell can be solved at once. Therefore, if the VSS level is applied to the test pad when the IC characteristic evaluation and the test screening are used, and the user applies the VDD level to the test pad when the user uses it, the problem can be solved without changing the characteristics of the conventional I / O cell. .

도 2 에서는 풀-업 소자를 활용한 방법을 제시하였는데, 경우에 따라서는 같은 개념으로 NMOS를 활용한 풀-다운 소자를 구성하는 것도 동일한 원리에 의해서 가능하다.In FIG. 2, a method using a pull-up device is presented. In some cases, a pull-down device using an NMOS may be configured based on the same principle.

본 발명에 따르면, 선택적 풀-업 또는 풀-다운 소자를 이용하여 입력상태의 플로팅 상태를 방지하여 입력상태의 안정화를 이뤄, IC의 특성 평가시 정확한 평가 방법을 적용하여 IC의 개발 기간을 줄이고 효율적인 생산을 할 수 있다.According to the present invention, the input state is stabilized by preventing the floating state of the input state by using an optional pull-up or pull-down device, and an accurate evaluation method is applied when evaluating the characteristics of the IC, thereby reducing the IC development period and I can produce it.

Claims (8)

입력과 출력을 하는 I/O 패드; 상기 I/O 패드의 입력 신호를 통과시키는 피모스 다이오드와 엔모스 다이오드의 조합을 구비한 ESD 보호 회로; 상기 피모스 다이오드중 어느하나를 선택하여 구성된 풀-업 소자; 및 상기 풀-업 소자의 게이트에 동작 신호를 인가하는 테스트 패드를 구비하는 것을 특징으로 하는 양방향 핀의 입력상태 안정 회로.I / O pads for input and output; An ESD protection circuit having a combination of a PMOS diode and an NMOS diode for passing an input signal of the I / O pad; A pull-up device configured by selecting any one of the PMOS diodes; And a test pad for applying an operation signal to a gate of the pull-up device. 제1항에 있어서, 상기 ESD 보호 회로는 피모스의 게이트에 VDD를 인가하고, 엔모스의 게이트에 VSS를 인가하여 ESD 보호 다이오드로 사용하는 것을 특징으로 하는 양방향 핀의 입력상태 안정 회로.The bidirectional pin input state stabilization circuit of claim 1, wherein the ESD protection circuit applies VDD to the gate of PMOS and VSS to the gate of NMOS to serve as an ESD protection diode. 제1항에 있어서, 상기 풀-업 소자는 게이트에 테스트 패드에 연결하여 테스트 패드 신호에 따라 동작을 결정하는 것을 특징으로 하는 양방향 핀의 입력상태 안정 회로.The bidirectional pin input state stable circuit of claim 1, wherein the pull-up device is connected to a test pad at a gate to determine an operation according to a test pad signal. 제1항에 있어서, 상기 풀-업 소자를 복수개로 구성한 것을 특징으로 하는 양방향 핀의 입력상태 안정 회로.2. The input state stabilization circuit of claim 1, wherein the pull-up element is configured in plural. 제1항에 있어서, 상기 피모스 다이오드를 이용한 풀-업 소자 대신에 상기 엔모스 다이오드를 활용한 풀-다운 소자를 사용한 것을 특징으로 하는 양방향 핀의 입력상태 안정 회로.The bi-directional pin input state stable circuit according to claim 1, wherein a pull-down device using the NMOS diode is used instead of a pull-up device using the PMOS diode. 반도체 소자의 양방향 입출력 셀에서, 입력 상태의 안정화를 위하여 ESD 보호 회로에 내장된 풀-업 또는 풀-다운 소자를 구동하여 입력 플로팅 상태를 방지할 수 있는 것을 특징으로 하는 양방향 핀의 입력상태 안정 방법.In the bidirectional input / output cell of a semiconductor device, the input state stabilization method of the bidirectional pin, characterized in that to prevent the input floating state by driving a pull-up or pull-down element built in the ESD protection circuit for stabilizing the input state . 제6항에 있어서, 상기 풀-업 또는 풀-다운 소자의 동작 신호들은 테스트 패드로부터 인가되는 것을 특징으로 하는 양방향 핀의 입력상태 안정 방법.7. The method of claim 6, wherein the operation signals of the pull-up or pull-down device are applied from a test pad. 제6항에 있어서, 상기 양방향 핀의 입력상태 안정 방법은 집적회로 특성 평가시 평가 조건에 따른 오류를 해결할 수 있는 것을 특징으로 하는 집적회로 특성 평가 방법.The method of claim 6, wherein the input state stabilization method of the bidirectional pin can solve an error caused by an evaluation condition when evaluating integrated circuit characteristics.
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