KR19990016919A - Reset signal interface device and method - Google Patents
Reset signal interface device and method Download PDFInfo
- Publication number
- KR19990016919A KR19990016919A KR1019970039649A KR19970039649A KR19990016919A KR 19990016919 A KR19990016919 A KR 19990016919A KR 1019970039649 A KR1019970039649 A KR 1019970039649A KR 19970039649 A KR19970039649 A KR 19970039649A KR 19990016919 A KR19990016919 A KR 19990016919A
- Authority
- KR
- South Korea
- Prior art keywords
- reset signal
- reset
- power
- signal
- edge
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/24—Resetting means
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
- H03K5/1534—Transition or edge detectors
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Nonlinear Science (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Electronic Switches (AREA)
Abstract
리셋 신호 인터페이스 장치 및 방법이 개시된다. 구동 전력이 입력되었을 때 전력 온 리셋 신호를 발생하는 전력 온 리셋부를 갖고, 전력 온 리셋 신호에 응답하여 리셋되는 시스템을 위한 이 장치는, 외부로부터 입력된 외부 리셋 신호의 상승 및 하강 엣지들을 검출하고, 검출된 엣지 신호를 출력하는 엣지 검출 수단 및 엣지 신호에 응답하여 전력 온 리셋 신호의 위상을 반전시키고, 반전된 전력 온 리셋 신호를 시스템을 리셋시키기 위한 내부 리셋 신호로서 출력하는 위상 반전 수단을 구비하는 것을 특징으로 한다. 그러므로, 서로 다른 시스템들간의 리셋 신호의 레벨이 다르다 할지라도 그 시스템들이 리셋 신호를 서로 인식할 수 있도록 하는 효과가 있다.A reset signal interface device and method are disclosed. The apparatus for a system having a power on reset portion for generating a power on reset signal when the driving power is input, and for resetting in response to the power on reset signal, detects rising and falling edges of an externally input external reset signal. Edge detection means for outputting the detected edge signal and phase inversion means for inverting the phase of the power on reset signal in response to the edge signal and outputting the inverted power on reset signal as an internal reset signal for resetting the system. Characterized in that. Therefore, even if the level of the reset signal between different systems is different, there is an effect that the systems can recognize the reset signal to each other.
Description
본 발명은 리셋 기능을 갖는 모든 시스템에 관한 것으로서, 특히, 리셋 기능을 갖는 시스템과 리셋 신호를 발생하는 시스템간의 리셋 신호 인터페이싱을 수행하는 리셋 신호 인터페이스 장치 및 방법에 관한 것이다.The present invention relates to all systems having a reset function, and more particularly, to a reset signal interface device and method for performing reset signal interfacing between a system having a reset function and a system for generating a reset signal.
종래의 리셋 기능을 갖는 제1 시스템은 고 인에이블 또는 저 인에이블로 고정된 리셋 신호에 의해 리셋되기 때문에 제1 시스템을 리셋 시키기 위해 제2 시스템으로부터 입력되는 리셋 신호의 인에이블 레벨이 제1 시스템의 인에이블 레벨과 다를 경우, 제1 시스템의 외부 또는 제2 시스템의 외부에 인버터를 부착하여 리셋 신호의 서로 다른 레벨을 동일하게 맞추어 주어야 했다.Since a first system having a conventional reset function is reset by a high enable or low enable fixed reset signal, the enable level of the reset signal input from the second system to reset the first system is determined by the first system. In the case of different levels of enable, it was necessary to attach the inverter outside of the first system or outside of the second system to match different levels of the reset signal.
예를 들면, 리셋 신호의 인에이블 위상이 저레벨인 제1 집적회로와 고 인에이블의 리셋 신호를 출력하는 제2 집적회로를 인터페이싱하면, 서로간의 리셋 신호의 인에이블 위상이 달라서 동작하지 않게 된다. 즉, 제2 집적회로가 고 인에이블의 리셋 신호를 제1 집적회로로 내보내면 제1 집적회로에 리셋이 걸려 제1 집적회로가 초기화되어야 하나, 제1 집적회로는 저 인에이블의 리셋 신호에 응답하여 초기화되기 때문에 리셋이 되지 않는 문제점이 있었다. 따라서, 사용자는 제2 집적회로의 리셋 출력 핀과 제1 집적회로의 리셋 입력 핀 사이에 인버터를 부착하여 두 집적회로간의 리셋 신호의 위상을 동일하게 해 주어야 하는 번거로운 문제점이 있었다.For example, when the first integrated circuit having the enable phase of the reset signal is low level and the second integrated circuit outputting the high enable reset signal are interfaced, the enable phases of the reset signals are different from each other so that they do not operate. That is, when the second integrated circuit sends the reset signal of the high enable to the first integrated circuit, the first integrated circuit must be reset and the first integrated circuit must be initialized. However, the first integrated circuit is applied to the reset signal of the low enable. There was a problem that cannot be reset because it is initialized in response. Therefore, the user has a troublesome problem of attaching an inverter between the reset output pin of the second integrated circuit and the reset input pin of the first integrated circuit to equalize the phase of the reset signal between the two integrated circuits.
본 발명이 이루고자 하는 기술적 과제는, 시스템들간의 리셋 신호 인에이블 레벨이 달라도 그 시스템들이 서로 리셋 신호를 인식할 수 있도록 하는 리셋 신호 인터페이스 장치를 제공하는 데 있다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a reset signal interface device that enables systems to recognize reset signals even when reset signal enable levels are different.
본 발명이 이루고자 하는 다른 기술적 과제는, 상기 리셋 신호 인터페이스 장치에서 수행되는 리셋 신호 인터페이스 방법을 제공하는 데 있다.Another object of the present invention is to provide a reset signal interface method performed in the reset signal interface device.
도 1은 본 발명에 의한 리셋 신호 인터페이스 장치를 설명하기 위한 블럭도이다.1 is a block diagram illustrating a reset signal interface device according to the present invention.
도 2는 도 1에 도시된 리셋 신호 인터페이스 장치의 본 발명에 의한 바람직한 일실시예의 회로도이다.FIG. 2 is a circuit diagram of one preferred embodiment of the present invention of the reset signal interface device shown in FIG.
도 3 (a) ∼ (f)들은 도 2에 도시된 리셋 신호 인터페이스 장치의 각 부의 파형도들이다.3 (a) to 3 (f) are waveform diagrams of respective parts of the reset signal interface device shown in FIG.
도 4는 도 2에 도시된 D 플립플롭의 회로도이다.FIG. 4 is a circuit diagram of the D flip-flop shown in FIG. 2.
도 5는 도 1에 도시된 리셋 신호 인터페이스 장치의 본 발명에 의한 다른 실시예의 회로도이다.5 is a circuit diagram of another embodiment according to the present invention of the reset signal interface device shown in FIG.
도 6 (a) ∼ (e)들은 도 5에 도시된 리셋 신호 인터페이스 장치의 각 부의 파형도들이다.6 (a) to 6 (e) are waveform diagrams of respective parts of the reset signal interface device shown in FIG.
도 7은 도 2 또는 도 5에 도시된 T 플립플롭의 회로도이다.FIG. 7 is a circuit diagram of the T flip-flop shown in FIG. 2 or 5.
도 8은 본 발명에 의한 리셋 신호 인터페이스 방법을 설명하기 위한 플로우차트이다.8 is a flowchart illustrating a reset signal interface method according to the present invention.
상기 과제를 이루기 위해, 구동 전력이 입력되었을 때 전력 온 리셋 신호를 발생하는 전력 온 리셋부를 갖고, 상기 전력 온 리셋 신호에 응답하여 리셋되는 시스템을 위한 본 발명에 의한 리셋 신호 인터페이스 장치는, 외부로부터 입력된 외부 리셋 신호의 상승 및 하강 엣지들을 검출하고, 검출된 엣지 신호를 출력하는 엣지 검출 수단 및 상기 엣지 신호에 응답하여 상기 전력 온 리셋 신호의 위상을 반전시키고, 반전된 상기 전력 온 리셋 신호를 상기 시스템을 리셋시키기 위한 내부 리셋 신호로서 출력하는 위상 반전 수단으로 구성되는 것이 바람직하다.In order to achieve the above object, the reset signal interface device according to the present invention for a system having a power on reset unit for generating a power on reset signal when a driving power is input, and reset in response to the power on reset signal, Edge detection means for detecting rising and falling edges of the input external reset signal, outputting the detected edge signal, and inverting the phase of the power on reset signal in response to the edge signal, and inverting the inverted power on reset signal. It is preferable that the phase inverting means is outputted as an internal reset signal for resetting the system.
상기 다른 과제를 이루기 위해, 구동 전력이 입력될 때 전력 온 리셋 신호를 발생하는 전력 온 리셋부를 갖고, 상기 전력 온 리셋 신호에 응답하여 리셋되는 시스템을 위한 본 발명에 의한 리셋 신호 인터페이스 방법은, 상기 전력 온 리셋 신호에 의한 상기 시스템의 리셋이 종료되었는가를 계속적으로 판단하는 단계와, 상기 전력 온 리셋 신호에 의한 상기 시스템의 리셋이 종료되었으면, 소정 시간이 경과되었는가를 계속적으로 판단하는 단계와, 상기 소정 시간이 경과되었으면, 외부로부터 입력된 외부 리셋 신호의 엣지를 검출하여 엣지 신호를 구하는 단계 및 상기 엣지 신호에 의해 상기 전력 온 리셋 신호의 위상을 반전하여 상기 시스템을 리셋시키기 위한 내부 리셋 신호를 구하는 단계로 이루어지는 것이 바람직하다.In order to achieve the above another object, a reset signal interface method according to the present invention for a system having a power on reset unit for generating a power on reset signal when a driving power is input, and reset in response to the power on reset signal, Continuously determining whether the reset of the system by the power on reset signal has ended; continuously determining whether a predetermined time has elapsed if the reset of the system by the power on reset signal is finished; After a predetermined time has elapsed, detecting an edge of an external reset signal input from the outside to obtain an edge signal, and reversing the phase of the power-on reset signal by the edge signal to obtain an internal reset signal for resetting the system. It is preferably made up of steps.
본 발명의 이해를 돕기 위해, 전력 온 리셋부를 포함하며 리셋 기능을 갖는 제1 시스템과 제1 시스템을 리셋시키기 위한 외부 리셋 신호를 제1 시스템으로 출력하는 제2 시스템이 있다고 가정한다.For better understanding of the present invention, it is assumed that there is a first system including a power-on reset unit and having a reset function and a second system outputting an external reset signal for resetting the first system to the first system.
이하, 본 발명에 의한 리셋 신호 인터페이스 장치의 구성 및 동작을 첨부한 도면들을 참조하여 다음과 같이 설명한다.Hereinafter, the configuration and operation of a reset signal interface device according to the present invention will be described with reference to the accompanying drawings.
도 1은 본 발명에 의한 리셋 신호 인터페이스 장치를 설명하기 위한 블럭도로서, 본 발명에 의한 리셋 신호 인터페이스 장치(10)를 구성하는 엣지 검출부(12) 및 위상 반전부(14)와 전력 온 리셋부(20)로 구성된다.1 is a block diagram illustrating a reset signal interface device according to the present invention, wherein an edge detector 12, a phase inversion unit 14, and a power-on reset unit constituting the reset signal interface device 10 according to the present invention are shown. It consists of 20.
도 1에 도시된 전력 온 리셋부(20)는 입력단자 IN2를 통해 입력한 구동 전력에 응답하여 전력 온 리셋 신호(PORIN:Power On Reset signal)를 발생하고, 발생된 전력 온 리셋 신호를 출력단자 OUT2를 통해 출력한다. 즉, 제1 시스템을 구동시키기 위한 전원인 구동 전력이 제1 시스템으로 입력되면, 전력 온 리셋부(20)는 소정 시간동안 전력 온 리셋 신호를 발생한 후 자동적으로 전력 온 리셋 신호를 풀어서 제1 시스템이 정상적으로 동작될 수 있도록 한다.The power on reset unit 20 shown in FIG. 1 generates a power on reset signal (PORIN) in response to the driving power input through the input terminal IN2 and outputs the generated power on reset signal to the output terminal. Output via OUT2. That is, when driving power, which is a power source for driving the first system, is input to the first system, the power-on reset unit 20 generates a power-on reset signal for a predetermined time and automatically releases the power-on reset signal to generate the first system. This can be operated normally.
이 때, 본 발명에 의한 리셋 신호 인터페이스 장치(10)의 엣지 검출부(12)는 제2 시스템으로부터 입력단자 IN1을 통해 입력된 외부 리셋 신호의 상승 및 하강 엣지들을 검출하고, 검출된 엣지 신호를 위상 반전부(14)로 출력한다. 위상 반전부(14)는 엣지 검출부(12)에서 검출된 엣지 신호에 응답하여 전력 온 리셋 신호(POR)의 위상을 반전시키고, 위상이 반전된 전력 온 리셋 신호를 제1 시스템을 리셋시키기 위한 내부 리셋 신호로서 출력단자 OUT1을 통해 출력한다. 여기서, 전술한 본 발명에 의한 리셋 신호 인터페이스 장치는 제1 시스템에 포함될 수도 있고, 제1 시스템과 제2 시스템의 사이에 존재할 수도 있다.At this time, the edge detector 12 of the reset signal interface device 10 according to the present invention detects rising and falling edges of the external reset signal input through the input terminal IN1 from the second system and phases the detected edge signal. Output to the inverting unit 14. The phase inversion unit 14 is configured to invert the phase of the power on reset signal POR in response to the edge signal detected by the edge detector 12 and to reset the power on reset signal having the inverted phase to reset the first system. Output via output terminal OUT1 as a reset signal. Here, the above-described reset signal interface device according to the present invention may be included in the first system or may exist between the first system and the second system.
도 1에 도시된 본 발명에 의한 리셋 신호 인터페이스 장치의 실시예들을 다음과 같이 설명한다.Embodiments of the reset signal interface device according to the present invention shown in FIG. 1 will be described as follows.
도 2는 도 1에 도시된 리셋 신호 인터페이스 장치(10)의 본 발명에 의한 바람직한 일실시예의 회로도로서, 엣지 검출부(40)를 구성하는 D 플립플롭(42) 및 제1 XOR 게이트(44), 위상 반전부(46)를 구성하는 T 플립플롭(48), 제1 NOR 게이트(50) 및 제1 인버터(52)로 구성된다.FIG. 2 is a circuit diagram of a preferred embodiment of the reset signal interface device 10 shown in FIG. 1, which includes a D flip-flop 42 and a first XOR gate 44 constituting the edge detector 40; The T flip-flop 48, the first NOR gate 50, and the first inverter 52 constituting the phase inversion unit 46 are configured.
도 3 (a) ∼ (f)들은 도 2에 도시된 리셋 신호 인터페이스 장치의 각 부의 파형도들이다.3 (a) to 3 (f) are waveform diagrams of respective parts of the reset signal interface device shown in FIG.
도 2에 도시된 엣지 검출부(40) 및 위상 반전부(46)들은 도 1에 도시된 엣지 검출부(12) 및 위상 반전부(14)와 각각 동일한 동작을 수행한다. 즉, 엣지 검출부(40)의 D 플립플롭(42)은 입력단자 IN1을 통해 도 3 (c) 또는 도 3 (d)에 도시된 외부 리셋 신호를 도 3 (a)에 도시된 시스템 클럭 신호(CK)에 응답하여 입력하고, 입력한 외부 리셋 신호를 도 3 (a)에 도시된 시스템 클럭 신호에 응답하여 출력한다. 제1 XOR 게이트(44)는 D 플립플롭(42)의 정출력(Q)과 입력단자 IN1을 통해 입력되는 도 3 (c) 또는 도 3 (d)에 도시된 외부 리셋 신호를 배타적 논리합하고, 그 결과를 외부 리셋 신호의 엣지 성분을 나타내는 도 3 (e)에 도시된 엣지 신호로서 출력한다. 여기서, 도 3 (c)에 도시된 외부 리셋 신호의 인에이블 레벨은 고레벨이고, 도 3 (d)에 도시된 외부 리셋 신호의 인에이블 레벨은 저레벨이다.The edge detector 40 and the phase inverter 46 shown in FIG. 2 perform the same operations as the edge detector 12 and the phase inverter 14 shown in FIG. 1, respectively. That is, the D flip-flop 42 of the edge detector 40 receives the external reset signal shown in FIG. 3 (c) or FIG. 3 (d) through the input terminal IN1 (the system clock signal shown in FIG. 3 (a)). Input in response to CK), and output the input external reset signal in response to the system clock signal shown in FIG. The first XOR gate 44 exclusively ORs the external reset signal illustrated in FIG. 3 (c) or FIG. 3 (d) input through the positive output Q of the D flip-flop 42 and the input terminal IN1, and The result is output as the edge signal shown in Fig. 3E showing the edge component of the external reset signal. Here, the enable level of the external reset signal shown in FIG. 3C is a high level, and the enable level of the external reset signal shown in FIG. 3D is a low level.
한편, T 플립플롭(48)은 도 1에 도시된 전력 온 리셋부(20)로부터 출력되는 도 3 (b)에 도시된 전력 온 리셋 신호(PORIN)에 응답하여 리셋되고, 제1 XOR 게이트(44)로부터 출력되는 도 3 (e)에 도시된 엣지 신호를 클럭 입력하며, 정출력 단자(Q)를 통해 내부 리셋 신호를 제1 시스템의 리셋 단자로 출력한다. 즉, T 플립플롭(48)은 제1 XOR 게이트(44)로부터 출력되는 엣지 신호에 응답하여 내부 리셋 신호의 위상을 역전시킨다. 이 때, 내부 리셋 신호는 제1 NOR 게이트(50)에서 전력 온 리셋 신호(PORIN)와 반전 논리합되고, 그 결과가 다시 인버터(52)에서 반전되어, 반전된 도 3 (f)에 도시된 리셋신호가 제1 시스템을 리셋시키기 위한 내부 리셋 신호로서 출력단자 OUT를 통해 출력될 수도 있다.Meanwhile, the T flip-flop 48 is reset in response to the power-on reset signal PORIN shown in FIG. 3B output from the power-on reset unit 20 shown in FIG. 1, and the first XOR gate ( The edge signal shown in FIG. 3E output from 44 is clocked and an internal reset signal is output to the reset terminal of the first system through the constant output terminal Q. That is, the T flip-flop 48 inverts the phase of the internal reset signal in response to the edge signal output from the first XOR gate 44. At this time, the internal reset signal is inverted and ORed together with the power-on reset signal PORIN at the first NOR gate 50, and the result is again inverted in the inverter 52, thereby inverting the reset illustrated in FIG. 3 (f). The signal may be output through the output terminal OUT as an internal reset signal for resetting the first system.
도 4는 도 2에 도시된 D 플립플롭(42)의 회로도로서, 인버터들(I1, I2, I3, I4 및 I5) 및 전송 게이트들(T1, T2, T3 및 T4)로 구성된다.FIG. 4 is a circuit diagram of the D flip-flop 42 shown in FIG. 2, which is composed of inverters I1, I2, I3, I4 and I5 and transmission gates T1, T2, T3 and T4.
도 4를 참조하면, 인버터(I1)는 시스템 클럭 신호(CK)를 반전하여 출력하고, 전송 게이트(T1)는 데이타 입력단자(D)로 입력된 외부 리셋 신호를 인버터(I1)의 출력 및 시스템 클럭 신호(CK)들에 응답하여 인버터(I2)로 전송한다. 인버터(I2)는 전송 게이트(T1)의 출력을 반전하여 전송 게이트(T3)로 출력하고, 전송 게이트(T3)는 인버터(I1)의 출력 및 시스템 클럭 신호(CK)에 응답하여 인버터(I2)의 출력을 인버터(I4)로 출력한다. 인버터(I4)는 전송 게이트(T3)의 출력을 반전하여 정 출력단자(Q)를 통해 제1 XOR 게이트(44)로 출력한다.Referring to FIG. 4, the inverter I1 inverts and outputs the system clock signal CK, and the transmission gate T1 outputs an external reset signal input to the data input terminal D and outputs the system of the inverter I1. The inverter transmits to the inverter I2 in response to the clock signals CK. The inverter I2 inverts the output of the transfer gate T1 and outputs it to the transfer gate T3. The transfer gate T3 responds to the output of the inverter I1 and the system clock signal CK. Is output to the inverter I4. The inverter I4 inverts the output of the transfer gate T3 and outputs it to the first XOR gate 44 through the positive output terminal Q.
도 5는 도 1에 도시된 리셋 신호 인터페이스 장치(10)의 본 발명에 의한 다른 실시예의 회로도로서, 엣지 검출부(60)를 구성하는 인버터(62) 및 제2 XOR 게이트(64), 위상 반전부(66)를 구성하는 T 플립플롭(68), 제2 NOR 게이트(70) 및 인버터(72)로 구성된다.FIG. 5 is a circuit diagram of another embodiment of the reset signal interface device 10 shown in FIG. 1 according to the present invention. The inverter 62 and the second XOR gate 64 and the phase inverter constituting the edge detector 60 are shown in FIG. And a T flip-flop 68, a second NOR gate 70, and an inverter 72 constituting 66.
도 6 (a) ∼ (e)들은 도 5에 도시된 리셋 신호 인터페이스 장치의 각 부의 파형도들이다.6 (a) to 6 (e) are waveform diagrams of respective parts of the reset signal interface device shown in FIG.
도 5에 도시된 엣지 검출부(60) 및 위상 반전부(66)들은 도 1에 도시된 엣지 검출부(12) 및 위상 반전부(14)와 각각 동일한 동작을 수행한다. 즉, 엣지 검출부(60)의 인버터(62)는 입력단자 IN1을 통해 도 6 (b) 또는 도 6(c)에 도시된 외부 리셋 신호를 반전하여 출력한다. 제2 XOR 게이트(64)는 인버터(62)의 출력과 입력단자 IN1을 통해 입력되는 도 6 (b) 및 도 6 (c)에 도시된 외부 리셋 신호를 배타적 논리합하고, 그 결과를 외부 리셋 신호의 엣지 성분을 나타내는 도 6 (d)에 도시된 엣지 신호로서, 인버터(62)에서 외부 리셋 신호가 지연되는 시간(74)동안 출력한다. 여기서, 도 6 (b)에 도시된 외부 리셋 신호의 인에이블 레벨은 저레벨이고, 도 6 (c)에 도시된 외부 리셋 신호의 인에이블 레벨은 고레벨이다.The edge detector 60 and the phase inverter 66 shown in FIG. 5 perform the same operations as the edge detector 12 and the phase inverter 14 shown in FIG. 1, respectively. That is, the inverter 62 of the edge detector 60 inverts and outputs the external reset signal shown in FIG. 6 (b) or 6 (c) through the input terminal IN1. The second XOR gate 64 exclusively ORs the output of the inverter 62 and the external reset signal shown in FIGS. 6B and 6C input through the input terminal IN1, and the result is the external reset signal. As the edge signal shown in FIG. 6 (d) showing the edge component of, the inverter 62 outputs during the time 74 when the external reset signal is delayed. Here, the enable level of the external reset signal shown in FIG. 6B is a low level, and the enable level of the external reset signal shown in FIG. 6C is a high level.
한편, T 플립플롭(68), 제2 NOR 게이트(70) 및 인버터(72)들은 도 2에 도시된 T 플립플롭(48), 제1 NOR 게이트(50) 및 인버터(52)들과 각각 동일한 기능을 수행한다. 즉, T 플립플롭(68)은 도 1에 도시된 전력 온 리셋부(20)로부터 출력되는 도 6 (a)에 도시된 전력 온 리셋 신호(PORIN)에 응답하여 리셋되고, 제2 XOR 게이트(64)로부터 출력되는 도 6 (d)에 도시된 엣지 신호를 클럭 입력하며, 정출력 단자(Q)를 통해 내부 리셋 신호를 제1 시스템의 리셋 단자(미도시)로 출력한다. 즉, T 플립플롭(68)은 제2 XOR 게이트(64)로부터 출력되는 엣지 신호에 응답하여 내부 리셋 신호의 위상을 역전시킨다. 이 때, 내부 리셋 신호는 제2 NOR 게이트(70)에서 전력 온 리셋 신호(PORIN)와 반전 논리합되고, 그 결과가 다시 인버터(72)에서 반전되어, 반전된 도 6 (e)에 도시된 리셋신호가 제1 시스템을 리셋시키기 위한 내부 리셋 신호로서 출력단자 OUT를 통해 출력될 수도 있다.Meanwhile, the T flip-flop 68, the second NOR gate 70, and the inverters 72 are the same as the T flip-flop 48, the first NOR gate 50, and the inverters 52 shown in FIG. 2, respectively. Perform the function. That is, the T flip-flop 68 is reset in response to the power-on reset signal PORIN shown in FIG. 6A output from the power-on reset unit 20 shown in FIG. 1, and the second XOR gate ( The edge signal shown in FIG. 6 (d) output from 64 is clocked, and the internal reset signal is output to the reset terminal (not shown) of the first system through the positive output terminal Q. That is, the T flip-flop 68 reverses the phase of the internal reset signal in response to an edge signal output from the second XOR gate 64. At this time, the internal reset signal is inverted and ORed together with the power-on reset signal PORIN at the second NOR gate 70, and the result is again inverted in the inverter 72, thereby inverting the reset illustrated in FIG. 6E. The signal may be output through the output terminal OUT as an internal reset signal for resetting the first system.
도 7은 도 2 또는 도 5에 도시된 T 플립플롭(48 또는 68)의 회로도로서, 인버터들(I6, I7, I8, I9, I10 및 I11), 전송 게이트들(T5, T6, T7 및 T8) 및 NAND 게이트들(80 및 82)로 구성된다.FIG. 7 is a circuit diagram of the T flip-flop 48 or 68 shown in FIG. 2 or 5, with inverters I6, I7, I8, I9, I10 and I11, transfer gates T5, T6, T7 and T8. ) And NAND gates 80 and 82.
도 7에 도시된 T 플립플롭의 동작을 개략적으로 살펴보면, 인버터(I6)는 시스템 클럭 신호(CK)를 반전하여 출력한다. 이 때, 인버터(I8)는 제1 NAND 게이트(80)의 출력을 반전하여 출력하고, 전송 게이트(T6)는 인버터(I6)의 출력 및 시스템 클럭 신호(CK)에 응답하여 인버터(I8)의 출력을 전송 게이트(T5) 및 제1 NAND 게이트(80)로 출력한다. 제1 NAND 게이트(80)는 인버터(I7)의 출력과 전송 게이트(T6)의 출력을 반전 논리곱하고, 그 결과를 인버터(I8) 및 전송 게이트(T7)로 출력한다. 전송 게이트(T5)는 시스템 클럭 신호(CK) 및 인버터(I6)의 출력들에 응답하여 전송 게이트(T6)의 출력을 인버터(I11)로 출력하고, 인버터(I11)는 전송 게이트(T5)의 출력을 반전하여 정 출력단자(Q)를 통해 내부 리셋 신호로서 출력한다.Referring to the operation of the T flip-flop shown in FIG. 7 schematically, the inverter I6 inverts and outputs the system clock signal CK. At this time, the inverter I8 inverts the output of the first NAND gate 80 and outputs the transfer gate T6 of the inverter I8 in response to the output of the inverter I6 and the system clock signal CK. The output is output to the transfer gate T5 and the first NAND gate 80. The first NAND gate 80 inverts the output of the inverter I7 and the output of the transfer gate T6 and outputs the result to the inverter I8 and the transfer gate T7. The transfer gate T5 outputs the output of the transfer gate T6 to the inverter I11 in response to the system clock signal CK and the outputs of the inverter I6, and the inverter I11 is connected to the transfer gate T5. The output is inverted and output as an internal reset signal through the positive output terminal Q.
결국, 전술한 본 발명에 의한 리셋 신호 인터페이스 장치에서, 전력 온 리셋 신호가 인에이블 상태일 때는 엣지 신호가 발생하여도 내부 리셋 신호의 위상은 변하지 않고, 제1 시스템은 리셋 상태를 유지한다. 그러나, 전력 온 리셋 신호가 디스에이블로 되면 외부 리셋 신호에 의해 제1 시스템의 리셋 기능이 제어된다.As a result, in the above-described reset signal interface device according to the present invention, when the power-on reset signal is enabled, the phase of the internal reset signal does not change even when an edge signal occurs, and the first system maintains the reset state. However, when the power on reset signal is disabled, the reset function of the first system is controlled by the external reset signal.
이하, 본 발명에 의한 리셋 신호 인터페이스 방법을 첨부한 도면을 참조하여 다음과 같이 설명한다.Hereinafter, a reset signal interface method according to the present invention will be described with reference to the accompanying drawings.
도 8은 본 발명에 의한 리셋 신호 인터페이스 방법을 설명하기 위한 플로우차트로서, 전력 온 리셋 신호에 의한 리셋이 종료된 후 소정 시간이 지난후에 외부 리셋 신호의 엣지를 검출하는 단계(제90 ∼ 제94단계) 및 엣지 신호에 상응하여 내부 리셋 신호를 구하는 단계(제96단계)로 이루어진다.8 is a flowchart illustrating a reset signal interface method according to an embodiment of the present invention, the method comprising: detecting an edge of an external reset signal after a predetermined time elapses after a reset by a power-on reset signal is finished (90th to 94th); And an internal reset signal corresponding to the edge signal (step 96).
먼저, 전력 온 리셋 신호에 의해 제1 시스템이 리셋되는 전력 온 리셋 동작이 완료되었는가를 판단한다(제90단계). 즉, 도 3 (f)에 도시된 구간(54)에서는 전력 온 리셋 신호에 의해 제1 시스템이 리셋되는 구간으로서, 제1 시스템이 정상적으로 동작하지 않는 구간이며, 제90단계에서는 도 3 (f)에 도시된 구간(54)이 끝났는가를 판단한다.First, it is determined whether a power on reset operation in which the first system is reset by the power on reset signal is completed (step 90). That is, the section 54 in FIG. 3 (f) is a section in which the first system is reset by the power on reset signal, and the section in which the first system does not operate normally. It is determined whether the section 54 shown in FIG.
만일, 전력 온 리셋(POR) 동작이 종료되었으면, 소정 시간이 경과되었는가를 판단한다(제92단계). 이 소정 시간은 전력 온 리셋 신호가 인에이블 상태에서 디스에이블 상태로 변하는 시간을 기준으로 도 2에 도시된 회로의 경우 기준 시간 전/후로 최소 1 클럭 시간이고, 도 5에 도시된 회로의 경우 인버터(62)에서 지연되는 1 지연 시간이다. 이는 제2 시스템으로부터 입력되는 외부 리셋 신호가 고 레벨 인에이블 신호인지 저 레벨 인에이블 신호인지를 제1 시스템이 인식하기 위해서 전력 온 리셋 동작이 종료된 후에, 반드시 소정 시간이 경과되어야 하기 때문이다.If the power on reset (POR) operation is completed, it is determined whether a predetermined time has elapsed (step 92). The predetermined time is at least one clock time before and after the reference time for the circuit shown in FIG. 2 based on the time when the power-on reset signal is changed from the enabled state to the disabled state, and the inverter for the circuit shown in FIG. 5. One delay time delayed at 62. This is because a predetermined time must elapse after the power-on reset operation ends in order for the first system to recognize whether the external reset signal input from the second system is a high level enable signal or a low level enable signal.
소정 시간이 경과한 후에, 본 발명에 의한 리셋 신호 인터페이스 방법에서는 제2 시스템으로부터 출력되는 외부 리셋 신호의 엣지를 검출한다(제94단계). 이는 외부 리셋 신호의 인에이블 레벨과 무관하게 제1 시스템을 리셋시키기 위한 내부 리셋 신호를 만들기 위해서이다.After a predetermined time has elapsed, the reset signal interface method according to the present invention detects the edge of the external reset signal output from the second system (step 94). This is to create an internal reset signal for resetting the first system regardless of the enable level of the external reset signal.
제94단계후에, 엣지 신호에 상응하여 전력 온 리셋 신호의 위상을 반전시켜, 내부 리셋 신호를 구한다(제96단계). 즉, 엣지 신호가 발생될 때만 전력 온 리셋 신호의 위상을 반전시키고, 위상이 반전된 전력 온 리셋 신호를 내부 리셋 신호로서 출력한다.After operation 94, the phase of the power on reset signal is inverted corresponding to the edge signal to obtain an internal reset signal (operation 96). That is, the phase of the power-on reset signal is inverted only when the edge signal is generated, and the power-on reset signal whose phase is inverted is output as the internal reset signal.
전술한 제2 시스템은 마이크로 프로세서등과 같이 리셋 신호를 발생하는 장치이고, 제1 시스템은 마이크로 프로세서로부터 리셋 신호를 입력하여 리셋 기능을 수행하는 장치일 수도 있다.The above-described second system may be a device that generates a reset signal, such as a microprocessor, and the first system may be a device that performs a reset function by inputting a reset signal from the microprocessor.
이상에서 설명한 바와 같이, 본 발명에 의한 리셋 신호 인터페이스 장치 및 방법은 서로 다른 시스템들간의 리셋 신호의 레벨이 다르다 할지라도 그 시스템들이 리셋 신호를 서로 인식할 수 있도록 하는 효과가 있다.As described above, the reset signal interface device and method according to the present invention have an effect of allowing the systems to recognize the reset signals even if the levels of the reset signals between different systems are different.
Claims (8)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970039649A KR100468677B1 (en) | 1997-08-20 | 1997-08-20 | Reset signal interface device and method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970039649A KR100468677B1 (en) | 1997-08-20 | 1997-08-20 | Reset signal interface device and method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990016919A true KR19990016919A (en) | 1999-03-15 |
| KR100468677B1 KR100468677B1 (en) | 2005-04-06 |
Family
ID=37302105
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970039649A KR100468677B1 (en) | 1997-08-20 | 1997-08-20 | Reset signal interface device and method |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100468677B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100386084B1 (en) * | 2000-12-29 | 2003-06-02 | 주식회사 하이닉스반도체 | Circuit for detecting configuration information about power on reset |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4945261A (en) * | 1989-03-27 | 1990-07-31 | National Semiconductor Corporation | Level and edge sensitive input circuit |
| US5396115A (en) * | 1993-10-26 | 1995-03-07 | Texas Instruments Incorporated | Current-sensing power-on reset circuit for integrated circuits |
| KR0129233B1 (en) * | 1994-05-17 | 1998-04-09 | 이헌조 | Inverter control circuit of high frequency heating apparatus |
| JPH07319588A (en) * | 1994-05-27 | 1995-12-08 | Fujitsu Denso Ltd | Runaway prevention control system |
| JP3650186B2 (en) * | 1995-11-28 | 2005-05-18 | 株式会社ルネサステクノロジ | Semiconductor device and comparison circuit |
| KR19990009451A (en) * | 1997-07-09 | 1999-02-05 | 윤종용 | Power-on reset device using voltage detector |
-
1997
- 1997-08-20 KR KR1019970039649A patent/KR100468677B1/en not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100386084B1 (en) * | 2000-12-29 | 2003-06-02 | 주식회사 하이닉스반도체 | Circuit for detecting configuration information about power on reset |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100468677B1 (en) | 2005-04-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5373204A (en) | Self-timed clocking transfer control circuit | |
| KR100562496B1 (en) | Semiconductor device with reset and clock regenerating circuit, high-speed digital system incorporating the same, and method of regenerating reset and clock signals | |
| JP3820559B2 (en) | Mode register set circuit of semiconductor device | |
| JPH10208469A (en) | Semiconductor memory device | |
| EP1237282A1 (en) | Circuit for the detection of clock signal period abnormalities | |
| KR100286155B1 (en) | Oscillator circuit integrated in integrated circuit | |
| JP2639319B2 (en) | Semiconductor device | |
| KR100853479B1 (en) | Semiconductor memory device | |
| JPWO2004097608A1 (en) | Reset circuit and digital communication device | |
| KR100468677B1 (en) | Reset signal interface device and method | |
| JP2003273716A (en) | Power on reset circuit | |
| CN108055022B (en) | RS trigger circuit with anti-oscillation structure | |
| US6100732A (en) | Phase enable and clock generation circuit | |
| KR102491690B1 (en) | Clock detector and clock detecting method | |
| CN108631808B (en) | Apparatus and method for digital signal transmission | |
| EP0110104B1 (en) | Edge-triggered latch circuit | |
| US5574940A (en) | Data processor with quicker latch input timing of valid data | |
| JP2001223569A (en) | Signal transition detection circuit and pulse width extending circuit | |
| KR19990005459A (en) | Flip flop circuit | |
| JP4768642B2 (en) | Tri-state bus circuit | |
| US7710156B1 (en) | Clock gating by usage of implied constants | |
| KR970000254B1 (en) | Clock-doubling apparatus | |
| KR100468678B1 (en) | System Clock Generator and Method | |
| KR0178494B1 (en) | Asynchronous reset signal synchronizing apparatus with clock signal controller | |
| JP2005130109A (en) | Suspended oscillation detection circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |