KR19990016708A - Bit Line Voltage Generator of Semiconductor Device - Google Patents

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Abstract

비트라인 전압 제어 신호 발생부, 참조 전압 발생부, 비트라인 전압 발생부, 및 비트라인 전압 제어부를 구비하는 반도체 장치의 비트라인 전압 발생기가 개시되어있다. 비트라인 전압 제어 신호 발생부는 외부로부터 인가되는 제1 및 제2 비트라인 전압 인에이블 신호에 응답하여 제1 내지 제3 제어 신호들을 발생하고, 참조 전압 발생부는 소정의 제1 참조 전압 및 상기 제1 참조 전압보다 낮은 제2 참조 전압을 발생하고, 비트라인 전압 발생부는 상기 제1 참조 전압만 인가되면 전원 전압을 발생하고 상기 제2 참조 전압만 인가되면 접지 전압을 발생하며 상기 제1 및 제2 참조 전압이 모두 인가되면 상기 전원 전압과 상기 접지 전압의 중간 전압을 발생하며, 비트라인 전압 제어부는 상기 제1 제어 신호만 액티브되면 상기 제1 및 제2 참조 전압을 상기 비트라인 전압 발생부로 인가하고, 상기 제1 제어 신호가 인액티브되면 상기 제2 제어 신호와 상기 제3 제어 신호의 반전 신호를 상기 비트라인 전압 발생부로 인가한다. 그러므로 비트라인 전압의 레벨이 반도체 장치의 외부에서 제어될 수 있다.A bit line voltage generator of a semiconductor device including a bit line voltage control signal generator, a reference voltage generator, a bit line voltage generator, and a bit line voltage controller is disclosed. The bit line voltage control signal generator generates first to third control signals in response to the first and second bit line voltage enable signals applied from the outside, and the reference voltage generator generates a predetermined first reference voltage and the first reference voltage. Generates a second reference voltage that is lower than a reference voltage, the bit line voltage generator generates a power supply voltage when only the first reference voltage is applied, and generates a ground voltage when only the second reference voltage is applied, and generates the first and second references When all voltages are applied, an intermediate voltage between the power supply voltage and the ground voltage is generated. When only the first control signal is activated, the bit line voltage controller applies the first and second reference voltages to the bit line voltage generator. When the first control signal is inactive, the inverted signal of the second control signal and the third control signal is applied to the bit line voltage generator. Therefore, the level of the bit line voltage can be controlled outside of the semiconductor device.

Description

반도체 장치의 비트라인 전압 발생기Bitline Voltage Generators in Semiconductor Devices

본 발명은 반도체 장치에 관한 것으로서, 특히 비트라인 전압 발생기에 관한 것이다.TECHNICAL FIELD The present invention relates to semiconductor devices, and more particularly, to a bit line voltage generator.

디램(DRAM:Dynamic Random Access Memory) 반도체 장치가 구비하는 메모리 셀 어레이의 비트 라인(Bit line)을 프리차지(precharge)하는데 필요한 전압으로서 비트라인 전압(VBL)이 있다. 이러한 비트라인 전압(VBL)은 통상적으로 전원 전압의 절반(VCC/2)이거나 아니면 메모리 셀에 저장된 데이터 즉, '0'과 '1'의 중간 레벨로 정해진다. 비트라인 전압(VBL)은 반도체 장치 내부에 구현되는 비트라인 전압 발생기에 의해서 생성된다. 그렇지않고 반도체 장치가 비트라인 전압 발생기를 구비하지않고 있을 경우에는 외부에서 비트라인 전압을 인가하기도 한다. 비트라인 전압을 외부에서 인가할 경우, 비트라인 전압은 비트라인에 도달하는 과정에서 전압 강하가 발생한다. 따라서 비트라인 전압은 레벨이 저하되어 비트라인이 요구하는 레벨보다 낮아지게된다. 때문에 외부에서 비트라인 전압을 반도체 장치의 비트라인에 공급하기 위해서는 비트라인 전압은 큰 구동능력을 갖는 외부 시스템에 의해 구동되어야만 한다. 만일 비트라인 전압이 구동 능력이 적은 외부 시스템에 의해 비트라인으로 구동될 경우, 비트라인 전압은 비트라인이 요구하는 레벨을 만족시켜주지 못하게 된다.Dynamic Random Access Memory (DRAM) A bit line voltage VBL is a voltage required to precharge a bit line of a memory cell array included in a semiconductor device. The bit line voltage VBL is typically set to half of the power supply voltage VCC / 2 or to an intermediate level between data stored in the memory cell, that is, '0' and '1'. The bit line voltage VBL is generated by a bit line voltage generator implemented in the semiconductor device. Otherwise, when the semiconductor device does not have a bit line voltage generator, the bit line voltage may be externally applied. When the bit line voltage is externally applied, a voltage drop occurs while the bit line voltage reaches the bit line. Therefore, the bit line voltage is lowered to a level lower than that required by the bit line. Therefore, in order to externally supply the bit line voltage to the bit line of the semiconductor device, the bit line voltage must be driven by an external system having a large driving capability. If the bit line voltage is driven to the bit line by an external system with low driving capability, the bit line voltage may not satisfy the level required by the bit line.

따라서 본 발명이 이루고자하는 기술적 과제는 외부 시스템의 구동 능력에 제한을 받지않고 내부에서 비트라인 전압을 발생하며, 이러한 비트라인 전압의 레벨을 외부에서 제어할 수 있는 반도체 장치의 비트라인 전압 발생기를 제공하는데 있다.Accordingly, the present invention provides a bit line voltage generator of a semiconductor device capable of generating a bit line voltage internally without being limited by the driving capability of an external system and controlling the level of the bit line voltage externally. It is.

도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 비트라인 전압 발생기의 회로도.1 is a circuit diagram of a bit line voltage generator of a semiconductor device according to a first embodiment of the present invention.

도 2는 본 발명의 제2 실시예에 따른 반도체 장치의 비트라인 전압 발생기의 회로도.2 is a circuit diagram of a bit line voltage generator of a semiconductor device according to a second embodiment of the present invention.

상기 기술적 과제를 이루기 위하여 본 발명은, 외부로부터 인가되는 비트라인 전압 인에이블 신호에 응답하여 비트라인 전압 제어 신호를 발생하는 비트라인 전압 제어 신호 발생부와, 참조 전압을 발생하는 참조 전압 발생부와, 상기 참조 전압에 응답하여 비트라인 전압을 발생하는 비트라인 전압 발생부, 및 상기 비트라인 전압 제어 신호에 응답하여 상기 참조 전압이 상기 비트라인 전압 발생부로 전송되는 것을 제어하는 비트라인 전압 제어부를 구비하는 반도체 장치의 비트라인 전압 발생기를 제공한다.In order to achieve the above technical problem, the present invention provides a bit line voltage control signal generator for generating a bit line voltage control signal in response to a bit line voltage enable signal applied from the outside, a reference voltage generator for generating a reference voltage; And a bit line voltage generator configured to generate a bit line voltage in response to the reference voltage, and a bit line voltage controller configured to control transmission of the reference voltage to the bit line voltage generator in response to the bit line voltage control signal. To provide a bit line voltage generator of a semiconductor device.

상기 기술적 과제를 이루기 위하여 본 발명은 또, 외부로부터 인가되는 제1 및 제2 비트라인 전압 인에이블 신호에 응답하여 제1 내지 제3 제어 신호들을 발생하는 비트라인 전압 제어 신호 발생부와, 소정의 제1 참조 전압 및 상기 제1 참조 전압보다 낮은 제2 참조 전압을 발생하는 참조 전압 발생부와, 상기 제1 참조 전압만 인가되면 전원 전압을 발생하고 상기 제2 참조 전압만 인가되면 접지 전압을 발생하며 상기 제1 및 제2 참조 전압이 모두 인가되면 상기 전원 전압과 상기 접지 전압의 중간 전압을 발생하는 비트라인 전압 발생부, 및 상기 제1 제어 신호만 액티브되면 상기 제1 및 제2 참조 전압을 상기 비트라인 전압 발생부로 인가하고, 상기 제1 제어 신호가 인액티브되면 상기 제2 제어 신호와 상기 제3 제어 신호의 반전 신호를 상기 비트라인 전압 발생부로 인가하는 비트라인 전압 제어부를 구비하는 반도체 장치의 비트라인 전압 발생기를 구비한다.In order to achieve the above technical problem, the present invention also provides a bit line voltage control signal generator for generating first to third control signals in response to first and second bit line voltage enable signals applied from the outside; A reference voltage generator which generates a first reference voltage and a second reference voltage lower than the first reference voltage, and generates a power supply voltage when only the first reference voltage is applied; and generates a ground voltage when only the second reference voltage is applied. A bit line voltage generator configured to generate an intermediate voltage between the power supply voltage and the ground voltage when both of the first and second reference voltages are applied; and the first and second reference voltages when only the first control signal is active. The bit line voltage generator is applied to the bit line voltage generator. When the first control signal is inactive, the inverted signal of the second control signal and the third control signal is converted into the bit line voltage. A bit line voltage generator of a semiconductor device having a bit line voltage controller applied to a generator is provided.

바람직하기는, 상기 비트라인 전압 제어 신호 발생부는 상기 제1 및 제2 비트라인 전압 인에이블 신호가 입력단에 인가되고 상기 제1 제어 신호를 발생하는 노아 게이트와, 상기 제1 비트라인 전압 인에이블 신호와 상기 제2 비트라인 전압 인에이블 신호가 입력단에 인가되고 상기 제2 제어 신호를 발생하는 앤드 게이트, 및 상기 제1 비트라인 전압 인에이블 신호와 상기 제2 비트라인 전압 인에이블 신호의 반전 신호가 입력단에 인가되고 상기 제3 제어 신호를 발생하는 다른 앤드 게이트를 구비하고, 상기 참조 전압 발생부는 전원 전압이 소오스에 인가되고 접지 전압이 게이트에 인가되며 드레인으로부터 상기 제1 참조 전압을 발생하는 제1 PMOS 트랜지스터와, 상기 제1 PMOS 트랜지스터의 드레인에 드레인과 게이트가 공통으로 연결된 제1 NMOS 트랜지스터와, 상기 제1 NMOS 트랜지스터의 소오스에 소오스가 연결되고 게이트와 드레인이 서로 연결되며 드레인으로부터 상기 제2 참조 전압을 발생하는 제2 PMOS 트랜지스터, 및 상기 제2 PMOS 트랜지스터의 드레인에 드레인이 연결되고 상기 전원 전압이 게이트에 인가되며 소오스에 상기 접지 전압이 인가되는 제2 NMOS 트랜지스터를 구비한다.Preferably, the bit line voltage control signal generation unit includes a NOR gate configured to apply the first and second bit line voltage enable signals to an input terminal and generate the first control signal, and the first bit line voltage enable signal. And an AND gate for applying the second bit line voltage enable signal to an input terminal and generating the second control signal, and an inverted signal of the first bit line voltage enable signal and the second bit line voltage enable signal. A first AND gate applied to an input terminal to generate the third control signal, wherein the reference voltage generator is configured to generate a first reference voltage from a drain by applying a power supply voltage to a source and applying a ground voltage to a gate; A first NMOS transistor having a drain and a gate connected to a PMOS transistor and a drain of the first PMOS transistor in common; A second PMOS transistor having a source connected to a source of the first NMOS transistor, a gate and a drain connected to each other, and generating the second reference voltage from a drain, and a drain connected to a drain of the second PMOS transistor; And a second NMOS transistor to which a power supply voltage is applied to the gate and to which the ground voltage is applied.

또 바람직하기는, 상기 비트라인 전압 발생부는 상기 전원 전압이 드레인에 인가되고 상기 비트라인 전압 제어부로부터 발생되는 제1 참조 전압이 게이트에 인가되며 소오스로부터 상기 비트라인 전압이 발생하는 제3 NMOS 트랜지스터, 및 상기 제3 NMOS 트랜지스터에 소오스가 연결되고 상기 비트라인 전압 제어부로부터 발생되는 제2 참조 전압이 게이트에 인가되며 드레인에 상기 접지 전압이 인가되는 제3 PMOS 트랜지스터를 구비하고, 상기 비트라인 전압 제어부는 상기 제1 제어 신호가 제어단에 인가되고 상기 제1 참조 전압을 입출력으로하는 제1 스위칭 수단과, 상기 제1 제어 신호가 제어단에 인가되고 상기 제2 참조 전압을 입출력으로하는 제2 스위칭 수단과, 상기 제1 제어 신호가 제어단에 인가되고 상기 제2 제어 신호를 입출력으로하는 제3 스위칭 수단, 및 상기 제1 제어 신호가 제어단에 인가되고 상기 제3 제어 신호를 입출력으로하는 제4 스위칭 수단을 구비한다.The bit line voltage generator may further include a third NMOS transistor in which the power supply voltage is applied to a drain, a first reference voltage generated from the bit line voltage controller is applied to a gate, and the bit line voltage is generated from a source. And a third PMOS transistor having a source connected to the third NMOS transistor, a second reference voltage generated from the bit line voltage controller, a gate applied thereto, and a ground voltage applied to a drain thereof. First switching means for applying the first control signal to the control terminal and inputting and outputting the first reference voltage, and second switching means for applying the first control signal to the control terminal and outputting the second reference voltage as input and output. And a third switching in which the first control signal is applied to a control terminal and the second control signal is input and output. Means, and fourth switching means for applying the first control signal to a control stage and for inputting and outputting the third control signal.

상기 기술적 과제를 이루기 위하여 본 발명은 또한, 외부로부터 인가되는 제1 및 제2 비트라인 전압 인에이블 신호에 응답하여 제1 내지 제3 제어 신호들을 발생하는 비트라인 전압 제어 신호 발생부와, 소정의 제1 참조 전압 및 상기 제1 참조 전압보다 낮은 제2 참조 전압을 발생하는 참조 전압 발생부와, 상기 제1 참조 전압만 인가되면 전원 전압을 발생하고 상기 제2 참조 전압만 인가되면 접지 전압을 발생하며, 상기 제1 및 제2 참조 전압이 모두 인가되면 상기 전원 전압과 상기 접지 전압의 중간 전압을 발생하는 비트라인 전압 발생부와, 상기 제1 제어 신호가 액티브될 때만 상기 제1 및 제2 참조 전압을 상기 비트라인 전압 발생부로 인가하는 제1 비트라인 전압 제어부, 및 상기 제2 및 제3 제어 신호 중 제2 제어 신호만 액티브되면 상기 전원 전압을 상기 비트라인 전압으로서 발생시키고, 상기 제3 제어 신호만 액티브되면 상기 접지 전압을 상기 비트라인 전압으로서 발생시키는 제2 비트라인 전압 제어부를 구비하는 반도체 장치의 비트라인 전압 발생기를 제공한다.The present invention also provides a bit line voltage control signal generator for generating first to third control signals in response to the first and second bit line voltage enable signals applied from the outside, and A reference voltage generator which generates a first reference voltage and a second reference voltage lower than the first reference voltage, and generates a power supply voltage when only the first reference voltage is applied; and generates a ground voltage when only the second reference voltage is applied. And a bit line voltage generator for generating an intermediate voltage between the power supply voltage and the ground voltage when both the first and second reference voltages are applied, and the first and second references only when the first control signal is activated. A first bit line voltage controller for applying a voltage to the bit line voltage generator; and when only a second control signal of the second and third control signals is active, A bit line voltage generator of a semiconductor device having a second bit line voltage control unit generating as a bit line voltage and generating the ground voltage as the bit line voltage when only the third control signal is active is provided.

바람직하기는, 상기 비트라인 전압 제어 신호 발생부는 상기 제1 및 제2 비트라인 전압 인에이블 신호가 입력단에 인가되고 상기 제1 제어 신호를 발생하는 노아 게이트와, 상기 제1 비트라인 전압 인에이블 신호와 상기 제2 비트라인 전압 인에이블 신호가 입력단에 인가되고 상기 제2 제어 신호를 발생하는 낸드 게이트, 및 상기 제1 비트라인 전압 인에이블 신호와 상기 제2 비트라인 전압 인에이블 신호의 반전 신호가 입력단에 인가되고 상기 제3 제어 신호를 발생하는 앤드 게이트를 구비하고, 상기 참조 전압 발생부는 상기 전원 전압에 소오스가 연결되고 게이트는 접지단에 연결되며 드레인으로부터 상기 제1 제어 신호를 발생하는 제1 PMOS 트랜지스터와, 상기 제1 PMOS 트랜지스터의 드레인에 드레인과 게이트가 공통으로 연결된 제1 NMOS 트랜지스터와, 상기 제1 NMOS 트랜지스터의 소오스에 소오스가 연결되고 게이트와 드레인이 서로 연결된 제2 PMOS 트랜지스터, 및 상기 제2 PMOS 트랜지스터의 드레인에 드레인이 연결되고 상기 전원 전압이 게이트에 인가되며 소오스에 상기 접지 전압이 인가되는 제2 NMOS 트랜지스터를 구비한다.Preferably, the bit line voltage control signal generation unit includes a NOR gate configured to apply the first and second bit line voltage enable signals to an input terminal and generate the first control signal, and the first bit line voltage enable signal. And a NAND gate configured to apply the second bit line voltage enable signal to an input terminal and generate the second control signal, and an inverted signal of the first bit line voltage enable signal and the second bit line voltage enable signal. A first gate applied to an input terminal and configured to generate the third control signal, wherein the reference voltage generator includes a source connected to the power supply voltage, a gate connected to a ground terminal, and generating a first control signal from a drain; A PMOS transistor, a first NMOS transistor having a drain and a gate connected to a drain of the first PMOS transistor in common; A second PMOS transistor having a source connected to a source of the first NMOS transistor, a gate and a drain connected to each other, a drain connected to a drain of the second PMOS transistor, the power supply voltage applied to a gate, and the ground voltage A second NMOS transistor is applied.

또 바람직하기는, 상기 비트라인 전압 발생부는 상기 전원 전압이 드레인에 인가되고 상기 비트라인 전압 제어부로부터 발생되는 제1 참조 전압이 게이트에 인가되며 소오스로부터 상기 비트라인 전압이 발생하는 제3 NMOS 트랜지스터, 및 상기 제3 NMOS 트랜지스터에 소오스가 연결되고 상기 비트라인 전압 제어부로부터 발생되는 제2 참조 전압이 게이트에 인가되며 드레인에 상기 접지 전압이 인가되는 제3 PMOS 트랜지스터를 구비한다.The bit line voltage generator may further include a third NMOS transistor in which the power supply voltage is applied to a drain, a first reference voltage generated from the bit line voltage controller is applied to a gate, and the bit line voltage is generated from a source. And a third PMOS transistor having a source connected to the third NMOS transistor, a second reference voltage generated from the bit line voltage controller applied to a gate, and the ground voltage applied to a drain.

또한, 바람직하기는, 상기 제1 비트라인 전압 제어부는 상기 제1 제어 신호가 제어단에 인가되고 상기 제1 참조 전압을 입출력으로하는 제1 스위칭 수단, 및 상기 제1 제어 신호가 제어단에 인가되고 상기 제2 참조 전압을 입출력으로하는 제2 스위칭 수단을 구비하고, 상기 제2 비트라인 전압 제어부는 전원 전압이 소오스에 인가되고 상기 제2 제어 신호가 게이트에 인가되며 상기 비트라인 전압 발생부의 출력단에 드레인이 연결되어 상기 제2 제어 신호가 논리 로우일 때만 턴온되어 상기 전원 전압을 상기 비트라인 전압으로서 발생하는 제5 PMOS 트랜지스터, 및 상기 제5 PMOS 트랜지스터의 드레인에 드레인이 연결되고 상기 제3 제어 신호가 게이트에 인가되며 접지 전압이 소오스에 인가되어 상기 제3 제어 신호가 논리 하이일 때만 턴온되어 상기 접지 전압을 상기 비트라인 전압으로서 발생하는 제5 NMOS 트랜지스터를 구비한다.Preferably, the first bit line voltage controller includes first switching means for applying the first control signal to a control terminal and applying the first reference voltage as an input / output, and applying the first control signal to the control terminal. And second switching means for inputting and outputting the second reference voltage, wherein the second bit line voltage controller includes a power supply voltage applied to a source, a second control signal applied to a gate, and an output terminal of the bit line voltage generator. A fifth PMOS transistor which is turned on only when a drain is connected to the second control signal is logic low, and generates the power supply voltage as the bit line voltage, and a drain is connected to the drain of the fifth PMOS transistor, and the third control is performed. A signal is applied to the gate and a ground voltage is applied to the source to turn on only when the third control signal is logic high to A and a first NMOS transistor 5 that occurs as the bit line voltage.

상기 본 발명에 의한 반도체 장치의 비트라인 전압 발생기는 외부에서 비트라인 전압의 레벨이 제어될 수 있다.In the bit line voltage generator of the semiconductor device according to the present invention, the level of the bit line voltage may be controlled externally.

이하, 첨부한 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described embodiments of the present invention;

도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 비트라인 전압 발생기의 회로도이다. 도 1을 참조하면, 본 발명의 제1 실시예에 따른 반도체 장치의 비트라인 전압 발생기(5)는 비트라인 전압 제어 신호 발생부(11), 참조 전압 발생부(13), 비트라인 전압 발생부(15) 및 비트라인 전압 제어부(17)를 구비한다.1 is a circuit diagram of a bit line voltage generator of a semiconductor device according to a first embodiment of the present invention. Referring to FIG. 1, the bit line voltage generator 5 of the semiconductor device according to the first exemplary embodiment may include a bit line voltage control signal generator 11, a reference voltage generator 13, and a bit line voltage generator. 15 and a bit line voltage controller 17 are provided.

상기 비트라인 전압 제어 신호 발생부(11)는 외부로부터 인가되는 제1 및 제2 비트라인 전압 인에이블 신호들(VBLE1,VBLE2)에 응답하여 제1 내지 제3 제어 신호들(A,B,C)을 발생한다. 상기 비트라인 전압 제어 신호 발생부(11)는 상기 제1 및 제2 비트라인 전압 인에이블 신호들(VBLE1,VBLE2)이 입력단에 인가되고 상기 제1 제어 신호(A)를 발생하는 노아 게이트(NOR Gate)(21)와, 상기 제1 비트라인 전압 인에이블 신호(VBLE1)와 상기 제2 비트라인 전압 인에이블 신호(VBLE2)가 입력단에 인가되고 상기 제2 제어 신호(B)를 발생하는 앤드 게이트(AND Gate)(23)와, 상기 제2 비트라인 전압 인에이블 신호(VBLE2)를 반전시키는 제1 인버터(25), 및 상기 제1 비트라인 전압 인에이블 신호(VBLE1)와 상기 인버터(25)의 출력이 입력단에 인가되고 상기 제3 제어 신호(C)를 발생하는 다른 앤드 게이트(27)로 구성한다.The bit line voltage control signal generator 11 may include first to third control signals A, B, and C in response to externally applied first and second bit line voltage enable signals VBLE1 and VBLE2. Will occur. The bit line voltage control signal generator 11 may include a NOR gate NOR configured to apply the first and second bit line voltage enable signals VBLE1 and VBLE2 to an input terminal and generate the first control signal A. FIG. Gate 21 and the AND gate for applying the first bit line voltage enable signal VBLE1 and the second bit line voltage enable signal VBLE2 to an input terminal and generating the second control signal B. (AND Gate) 23, a first inverter 25 for inverting the second bit line voltage enable signal VBLE2, and the first bit line voltage enable signal VBLE1 and the inverter 25. Is composed of another end gate 27 which is applied to an input terminal and generates the third control signal C.

상기 노아 게이트(21)의 진리치는 다음 표 1과 같다.The truth value of the Noah gate 21 is shown in Table 1 below.

입력값Input value 출력값Output value VBLE1VBLE1 VBLE2VBLE2 AA 00 00 1One 00 1One 00 1One 00 00 1One 1One 00

표 1과 같이 제1 및 제2 비트라인 전압 인에이블 신호들(VBLE1,VBLE2)이 모두 논리 로우일 경우만 제1 제어 신호(A)는 논리 하이가 되고, 제1 및 제2 비트라인 전압 인에이블 신호들(VBLE1,VBLE2) 중 어느 하나라도 논리 하이이면 제1 제어 신호(A)는 논리 로우로 된다.As shown in Table 1, the first control signal A becomes logic high only when both the first and second bit line voltage enable signals VBLE1 and VBLE2 are logic low, and the first and second bit line voltage in If any one of the enable signals VBLE1 and VBLE2 is logic high, the first control signal A becomes logic low.

상기 앤드 게이트(23)의 진리치는 다음 표 2와 같다.The truth value of the AND gate 23 is shown in Table 2 below.

입력값Input value 출력값Output value VBLE1VBLE1 VBLE2VBLE2 BB 00 00 00 00 1One 00 1One 00 00 1One 1One 1One

표 2와 같이 제1 및 제2 비트라인 전압 인에이블 신호들(VBLE1,VBLE2)이 모두 논리 하이일 경우만 제2 제어 신호(B)는 논리 하이가 되고, 제1 및 제2 비트라인 전압 인에이블 신호들(VBLE1,VBLE2) 중 어느 하나라도 논리 로우이면 제2 제어 신호(B)는 논리 로우로 된다.As shown in Table 2, the second control signal B becomes logic high only when both of the first and second bit line voltage enable signals VBLE1 and VBLE2 are logic high, and the first and second bit line voltage If any one of the enable signals VBLE1 and VBLE2 is logic low, the second control signal B becomes logic low.

상기 다른 앤드 게이트(27)의 진리치는 다음 표 3과 같다.The truth value of the other AND gate 27 is shown in Table 3 below.

입력값Input value 출력값Output value VBLE1VBLE1 VBLE2VBLE2 CC 00 00 00 00 1One 00 1One 00 1One 1One 1One 00

표 3과 같이 제1 비트라인 전압 인에이블 신호(VBLE1)가 논리 하이이고 제2 비트라인 전압 인에이블 신호(VBLE2)가 논리 로우일 경우만 제3 제어 신호(C)는 논리 하이로 된다.As shown in Table 3, the third control signal C becomes logic high only when the first bit line voltage enable signal VBLE1 is logic high and the second bit line voltage enable signal VBLE2 is logic low.

상기 참조 전압 발생부(13)는 소정의 제1 참조 전압(V1) 및 상기 제1 참조 전압(V1)보다 낮은 제2 참조 전압(V2)을 발생한다. 상기 참조 전압 발생부(13)는 전원 전압(VCC)이 소오스에 인가되고 접지 전압(VSS)이 게이트에 인가되며 드레인으로부터 상기 제1 참조 전압(V1)을 발생하는 제1 PMOS 트랜지스터(31)와, 상기 제1 PMOS 트랜지스터(31)의 드레인에 드레인과 게이트가 공통으로 연결된 제1 NMOS 트랜지스터(41)와, 상기 제1 NMOS 트랜지스터(41)의 소오스에 소오스가 연결되고 게이트와 드레인이 서로 연결되어 드레인으로부터 상기 제2 참조 전압(V2)을 발생하는 제2 PMOS 트랜지스터(32), 및 상기 제2 PMOS 트랜지스터(32)의 드레인에 드레인이 연결되고 상기 전원 전압(VCC)이 게이트에 인가되며 소오스에 상기 접지 전압(VSS)이 인가되는 제2 NMOS 트랜지스터(42)로 구성한다. 상기 제1 PMOS 트랜지스터(31)의 내부 저항과 상기 제1 NMOS 트랜지스터(41)의 내부 저항을 합한 값은 상기 제2 PMOS 트랜지스터(32)의 내부 저항과 상기 제2 NMOS 트랜지스터(42)의 내부 저항을 합한 값과 동일하다. 때문에 상기 제1 참조 전압(V1)의 값은 ()이 되고, 상기 제2 참조 전압(V2)의 값은 ()이 된다. 상기 Vtn은 상기 제1 NMOS 트랜지스터(41)의 문턱 전압(threshold voltage)이고, 상기 Vtp는 상기 제2 PMOS 트랜지스터(32)의 문턱 전압이다. 그러므로 상기 제1 참조 전압(V1)은 상기 제2 참조 전압(V2)보다 높다.The reference voltage generator 13 generates a first reference voltage V1 and a second reference voltage V2 lower than the first reference voltage V1. The reference voltage generator 13 may include a first PMOS transistor 31 that applies a power supply voltage VCC to a source, applies a ground voltage VSS to a gate, and generates the first reference voltage V1 from a drain. And a first NMOS transistor 41 having a drain and a gate connected to a drain of the first PMOS transistor 31 in common, a source connected to a source of the first NMOS transistor 41, and a gate and a drain connected to each other. A drain is connected to a second PMOS transistor 32 generating the second reference voltage V2 from a drain, and a drain of the second PMOS transistor 32, and the power supply voltage VCC is applied to a gate, The second NMOS transistor 42 is applied with the ground voltage VSS. The sum of the internal resistance of the first PMOS transistor 31 and the internal resistance of the first NMOS transistor 41 is equal to the internal resistance of the second PMOS transistor 32 and the internal resistance of the second NMOS transistor 42. Is equal to the sum of Therefore, the value of the first reference voltage V1 is ( ), And the value of the second reference voltage V2 is ( ) Vtn is a threshold voltage of the first NMOS transistor 41, and Vtp is a threshold voltage of the second PMOS transistor 32. Therefore, the first reference voltage V1 is higher than the second reference voltage V2.

상기 비트라인 전압 발생부(15)는 상기 제1 참조 전압(V1)만 인가되면 전원 전압(VCC)을 발생하고 상기 제2 참조 전압(V2)만 인가되면 접지 전압(VSS)을 발생하며, 상기 제1 및 제2 참조 전압들(V1,V2)이 모두 인가되면 상기 전원 전압(VCC)과 상기 접지 전압(VSS)의 중간 전압을 발생한다. 상기 비트라인 전압 발생부(15)는 상기 전원 전압(VCC)이 드레인에 인가되고 상기 비트라인 전압 제어부(17)로부터 발생되는 제1 참조 전압(V1)이 게이트에 인가되며 소오스로부터 상기 비트라인 전압(VBL)이 발생하는 제3 NMOS 트랜지스터(43), 및 상기 제3 NMOS 트랜지스터(43)에 소오스가 연결되고 상기 비트라인 전압 제어부(17)로부터 발생되는 제2 참조 전압(v2)이 게이트에 인가되며 드레인에 상기 접지 전압(vss)이 인가되는 제3 PMOS 트랜지스터(33)로 구성한다.The bit line voltage generator 15 generates a power supply voltage VCC when only the first reference voltage V1 is applied, and generates a ground voltage VSS when only the second reference voltage V2 is applied. When both of the first and second reference voltages V1 and V2 are applied, an intermediate voltage between the power supply voltage VCC and the ground voltage VSS is generated. The bit line voltage generator 15 applies the power supply voltage VCC to a drain, and a first reference voltage V1 generated from the bit line voltage controller 17 is applied to a gate. A third NMOS transistor 43 generating VBL and a source connected to the third NMOS transistor 43 and a second reference voltage v2 generated from the bit line voltage controller 17 are applied to the gate. And a third PMOS transistor 33 to which the ground voltage vss is applied to a drain.

상기 비트라인 전압 제어부(17)는 상기 제1 제어 신호(A)만 액티브되면 상기 제1 및 제2 참조 전압들(V1,V2)을 상기 비트라인 전압 발생부(15)로 인가하고, 상기 제1 제어 신호(A)가 인액티브되면 상기 제2 제어 신호(B)와 상기 제3 제어 신호(C)의 반전 신호를 상기 비트라인 전압 발생부(15)로 인가한다. 상기 비트라인 전압 제어부(17)는 상기 제1 제어 신호(A)가 제어단에 인가되고 상기 제1 참조 전압(V1)을 입출력으로하는 제1 스위칭 수단(51)과, 상기 제1 제어 신호(A)가 제어단에 인가되고 상기 제2 참조 전압(V2)을 입출력으로하는 제2 스위칭 수단(52)과, 상기 제1 제어 신호(A)가 제어단에 인가되고 상기 제2 제어 신호(B)를 입출력으로하는 제3 스위칭 수단(52), 및 상기 제1 제어 신호(A)가 제어단에 인가되고 상기 제3 제어 신호(C)를 입출력으로하는 제4 스위칭 수단(54)으로 구성한다.The bit line voltage controller 17 applies the first and second reference voltages V1 and V2 to the bit line voltage generator 15 when only the first control signal A is active. When the first control signal A is inactive, the inverted signal of the second control signal B and the third control signal C is applied to the bit line voltage generator 15. The bit line voltage controller 17 includes first switching means 51 for applying the first control signal A to a control terminal and inputting and outputting the first reference voltage V1, and the first control signal ( A second switching means 52 is applied to the control terminal and the second reference voltage V2 is input and output, and the first control signal A is applied to the control terminal and the second control signal B ) Is a third switching means 52 for inputting and outputting the first control signal A, and the fourth switching means 54 for applying the first control signal A to the control terminal and the third control signal C as an input / output. .

상기 제1 스위칭 수단(51)은 상기 제1 제어 신호(A)가 NMOS 트랜지스터의 게이트에 인가되고 상기 제1 제어 신호(A)가 제2 인버터(57)를 통하여 반전된 신호가 PMOS 트랜지스터의 게이트에 인가되어 상기 제1 제어 신호(A)가 논리 하이일 때만 상기 제1 참조 전압(V1)을 상기 비트라인 전압 발생부(15)로 전송하는 제1 전송 게이트(51)로 구성한다.In the first switching means 51, a signal in which the first control signal A is applied to the gate of the NMOS transistor and the first control signal A is inverted through the second inverter 57 is a gate of the PMOS transistor. The first reference voltage V1 is applied to the bit line voltage generator 15 to transmit the first reference voltage V1 only when the first control signal A is logic high.

상기 제2 스위칭 수단(52)은 상기 제1 제어 신호(A)가 NMOS 트랜지스터의 게이트에 인가되고 상기 제1 제어 신호(A)가 제2 인버터(57)를 통하여 반전된 신호가 PMOS 트랜지스터의 게이트에 인가되어 상기 제1 제어 신호(A)가 논리 하이일 때만 상기 제2 참조 전압(V2)을 상기 비트라인 전압 발생부(15)로 전송하는 제2 전송 게이트(52)로 구성한다.The second switching means 52 has a signal in which the first control signal A is applied to the gate of the NMOS transistor and the signal in which the first control signal A is inverted through the second inverter 57 is a gate of the PMOS transistor. And a second transfer gate 52 that transmits the second reference voltage V2 to the bit line voltage generator 15 only when the first control signal A is logic high.

상기 제3 스위칭 수단(53)은 상기 제1 제어 신호(A)가 PMOS 트랜지스터의 게이트에 인가되고 상기 제1 제어 신호(A)가 제2 인버터(57)를 통하여 반전된 신호가 NMOS 트랜지스터의 게이트에 인가되어 상기 제1 제어 신호(A)가 논리 로우일 때만 상기 제2 제어 신호(B)를 상기 비트라인 전압 발생부(15)로 전송하는 제3 전송 게이트(53)로 구성한다.In the third switching means 53, a signal in which the first control signal A is applied to the gate of the PMOS transistor and the first control signal A is inverted through the second inverter 57 is a gate of the NMOS transistor. The third control gate 53 transmits the second control signal B to the bit line voltage generator 15 only when the first control signal A is logic low.

상기 제4 스위칭 수단(54)은 상기 제1 제어 신호(A)가 PMOS 트랜지스터의 게이트에 인가되고 상기 제1 제어 신호가 제2 인버터(57)를 통하여 반전된 신호가 NMOS 트랜지스터의 게이트에 인가되어 상기 제1 제어 신호(A)가 논리 로우일 때만 상기 제3 제어 신호(C)가 제3 인버터(59)를 통하여 반전된 신호를 상기 비트라인 전압 발생부(15)로 전송하는 제4 전송 게이트(54)로 구성한다.In the fourth switching means 54, a signal in which the first control signal A is applied to the gate of the PMOS transistor and a signal in which the first control signal is inverted through the second inverter 57 is applied to the gate of the NMOS transistor. Only when the first control signal A is logic low, the fourth transfer gate transfers the inverted signal to the bit line voltage generator 15 through the third inverter 59. It consists of 54.

상기 본 발명의 제1 실시예에 따른 반도체 장치의 비트라인 전압 발생기(5)의 동작에 관해 설명하기로 한다.The operation of the bit line voltage generator 5 of the semiconductor device according to the first embodiment of the present invention will be described.

먼저, 제1 및 제2 비트라인 전압 인에이블 신호들(VBLE1,VBLE2)이 모두 논리 로우인 경우에 관해 설명한다. 제1 및 제2 비트라인 전압 인에이블 신호들(VBLE1,VBLE2)이 모두 논리 로우이면 제1 제어 신호(A)만 논리 하이로 액티브(active)되고 제2 및 제3 제어 신호들(B,C)은 논리 로우로 인액티브(inactive)된다. 제1 제어 신호(A)가 논리 하이이면 제1 및 제2 전송 게이트들(51,52)은 턴온(turn-on)되고, 제3 및 제4 전송 게이트들(53,54)은 턴오프(turn-off)된다. 제1 및 제2 전송 게이트들(51,52)이 턴온되면 상기 제1 참조 전압(V1)은 상기 제3 NMOS 트랜지스터(43)의 게이트로 인가되고 상기 제2 참조 전압(V2)은 상기 제3 PMOS 트랜지스터(33)의 게이트로 인가된다. 따라서 상기 제3 NMOS 트랜지스터(43)와 제3 PMOS 트랜지스터(33)는 턴온되므로 상기 비트라인 전압(VBL)은 상기 전원 전압(VCC)과 상기 접지 전압(VSS)의 중간 전압 즉, (1/2)VCC가 된다. 여기서 상기 접지 전압(VSS)은 영전위이다. 그리고 상기 제3 NMOS 트랜지스터(43)의 내부 저항과 상기 제3 PMOS 트랜지스터(33)의 내부 저항은 동일하다.First, a case where both the first and second bit line voltage enable signals VBLE1 and VBLE2 are logic low will be described. If both of the first and second bit line voltage enable signals VBLE1 and VBLE2 are logic low, only the first control signal A is active to the logic high and the second and third control signals B and C. ) Is inactive to logic low. When the first control signal A is logic high, the first and second transfer gates 51 and 52 are turned on, and the third and fourth transfer gates 53 and 54 are turned off. turn-off). When the first and second transfer gates 51 and 52 are turned on, the first reference voltage V1 is applied to the gate of the third NMOS transistor 43 and the second reference voltage V2 is applied to the third. It is applied to the gate of the PMOS transistor 33. Accordingly, since the third NMOS transistor 43 and the third PMOS transistor 33 are turned on, the bit line voltage VBL is an intermediate voltage between the power supply voltage VCC and the ground voltage VSS, that is, (1/2). Becomes VCC. Here, the ground voltage VSS is zero potential. The internal resistance of the third NMOS transistor 43 and the internal resistance of the third PMOS transistor 33 are the same.

제1 비트라인 전압 인에이블 신호(VBLE1)는 논리 로우이고 제2 비트라인 전압 인에이블 신호(VBLE2)는 논리 하이인 경우에 관해 설명하기로 한다. 제1 비트라인 전압 인에이블 신호(VBLE1)는 논리 로우이고 제2 비트라인 전압 인에이블 신호(VBLE2)는 논리 하이이면 제1 내지 제3 제어 신호들(A,B,C)은 모두 논리 로우로 된다. 그러면 제1 및 제2 전송 게이트(51,52)는 턴오프되고, 제3 및 제4 전송 게이트(53,54)는 턴온된다. 제3 및 제4 전송 게이트들(53,54)이 턴온되므로 제2 제어 신호(B)와 제3 제어 신호(C)는 각각 제3 NMOS 트랜지스터(43)의 게이트와 제3 PMOS 트랜지스터(33)의 게이트로 인가된다. 그런데, 제2 및 제3 제어 신호들(B,C)이 모두 논리 로우이므로 제3 NMOS 트랜지스터(43)와 제3 PMOS 트랜지스터(33)는 모두 턴오프된다. 따라서, 비트라인 전압(VBL)은 고임피던스(high impedance) 상태로 된다.A case where the first bit line voltage enable signal VBLE1 is logic low and the second bit line voltage enable signal VBLE2 is logic high will be described. When the first bit line voltage enable signal VBLE1 is logic low and the second bit line voltage enable signal VBLE2 is logic high, the first to third control signals A, B, and C are all logic low. do. The first and second transfer gates 51, 52 are then turned off, and the third and fourth transfer gates 53, 54 are turned on. Since the third and fourth transfer gates 53 and 54 are turned on, the second control signal B and the third control signal C may be the gates of the third NMOS transistor 43 and the third PMOS transistor 33, respectively. Is applied to the gate. However, since both the second and third control signals B and C are logic low, both the third NMOS transistor 43 and the third PMOS transistor 33 are turned off. Therefore, the bit line voltage VBL is in a high impedance state.

제1 비트라인 전압 인에이블 신호(VBLE1)는 논리 하이이고 제2 비트라인 전압 인에이블 신호(VBLE2)는 논리 로우인 경우에 관해 설명하기로 한다. 제1 비트라인 전압 인에이블 신호(VBLE1)는 논리 하이이고 제2 비트라인 전압 인에이블 신호(VBLE2)는 논리 로우이면 제1 및 제2 제어 신호들(A,B)은 논리 로우로 되고, 제3 제어 신호(C)는 논리 하이로 된다. 그러면 제1 및 제2 전송 게이트들(51,52)은 턴오프되고, 제3 및 제4 전송 게이트들(53,54)은 턴온된다. 제3 및 제4 전송 게이트(53,54)가 턴온되므로 제2 제어 신호(B)와 제3 제어 신호(C)는 각각 제3 NMOS 트랜지스터(43)의 게이트와 제3 PMOS 트랜지스터(33)의 게이트로 인가된다. 그런데, 제2 및 제3 제어 신호들(B,C)이 모두 논리 로우이므로 제3 NMOS 트랜지스터(43)는 턴오프되고, 제3 PMOS 트랜지스터(33)는 모두 턴온된다. 따라서, 비트라인 전압(VBL)은 접지 전압(VSS) 즉, 영전위가 된다.A case where the first bit line voltage enable signal VBLE1 is logic high and the second bit line voltage enable signal VBLE2 is logic low will be described. When the first bit line voltage enable signal VBLE1 is logic high and the second bit line voltage enable signal VBLE2 is logic low, the first and second control signals A and B are logic low. The three control signals C are logic high. The first and second transfer gates 51 and 52 are then turned off, and the third and fourth transfer gates 53 and 54 are turned on. Since the third and fourth transfer gates 53 and 54 are turned on, the second control signal B and the third control signal C may be respectively connected to the gate of the third NMOS transistor 43 and the third PMOS transistor 33. Applied to the gate. However, since the second and third control signals B and C are all logic low, the third NMOS transistor 43 is turned off and the third PMOS transistor 33 is turned on. Accordingly, the bit line voltage VBL becomes the ground voltage VSS, that is, zero potential.

제1 및 제2 비트라인 전압 인에이블 신호들(VBLE1,VBLE2)이 모두 논리 하이인 경우에 관해 설명한다. 제1 및 제2 비트라인 전압 인에이블 신호들(VBLE1,VBLE2)이 모두 논리 하이이면 제2 제어 신호(B)만 논리 하이로 액티브되고 제1 및 제3 제어 신호들(A,C)은 논리 로우로 인액티브된다. 제1 제어 신호(A)가 논리 로우이면 제1 및 제2 전송 게이트들(51,52)은 턴오프되고, 제3 및 제4 전송 게이트들(53,54)은 턴온된다. 제3 및 제4 전송 게이트들(53,54)이 턴온되므로 상기 제2 제어 신호(B)와 제3 제어 신호(C)는 각각 상기 제3 NMOS 트랜지스터(43)의 게이트와 상기 제3 PMOS 트랜지스터(33)의 게이트로 인가된다. 그런데, 제2 제어 신호(B)는 논리 하이이고 제3 제어 신호(C)는 논리 로우이므로 제3 NMOS 트랜지스터(43)는 턴온되고, 제3 PMOS 트랜지스터(33)는 턴오프된다. 따라서, 비트라인 전압(VBL)은 전원 전압(VCC)이 된다.A case where both the first and second bit line voltage enable signals VBLE1 and VBLE2 are logic high will be described. If both of the first and second bit line voltage enable signals VBLE1 and VBLE2 are logic high, only the second control signal B is active at logic high and the first and third control signals A and C are logic high. Inactive to low. When the first control signal A is logic low, the first and second transfer gates 51 and 52 are turned off, and the third and fourth transfer gates 53 and 54 are turned on. Since the third and fourth transfer gates 53 and 54 are turned on, the second control signal B and the third control signal C may be the gates of the third NMOS transistor 43 and the third PMOS transistor, respectively. Is applied to the gate of (33). However, since the second control signal B is logic high and the third control signal C is logic low, the third NMOS transistor 43 is turned on and the third PMOS transistor 33 is turned off. Thus, the bit line voltage VBL becomes the power supply voltage VCC.

이와같이 외부로부터 상기 제1 및 제2 비트라인 전압 인에이블 신호들(VBLE1,VBLE2)을 인가하고, 반도체 장치의 내부에 상기 비트라인 전압 발생기(5)를 구비함으로써 전압 강하없이 비트라인 전압(VBL)을 발생시킬 수가 있다.As such, the first and second bit line voltage enable signals VBLE1 and VBLE2 are applied from the outside, and the bit line voltage generator 5 is provided inside the semiconductor device, thereby reducing the bit line voltage VBL. Can be generated.

도 2는 본 발명의 제2 실시예에 따른 반도체 장치의 비트라인 전압 발생기(105)의 회로도이다. 도 2를 참조하면, 본 발명의 제2 실시예에 따른 반도체 장치의 비트라인 전압 발생기(105)는 비트라인 전압 제어 신호 발생부(111), 참조 전압 발생부(113), 비트라인 전압 발생부(115), 제1 비트라인 전압 제어부(117) 및 제2 비트라인 전압 제어부(119)를 구비한다.2 is a circuit diagram of a bit line voltage generator 105 of a semiconductor device according to a second embodiment of the present invention. Referring to FIG. 2, the bit line voltage generator 105 of the semiconductor device according to the second exemplary embodiment may include a bit line voltage control signal generator 111, a reference voltage generator 113, and a bit line voltage generator. 115, a first bit line voltage controller 117 and a second bit line voltage controller 119 are provided.

상기 비트라인 전압 제어 신호 발생부(111)는 외부로부터 인가되는 제1 및 제2 비트라인 전압 인에이블 신호들(VBLE11,VBLE22)에 응답하여 제1 내지 제3 제어 신호들(AA,BA,CC)을 발생한다. 상기 비트라인 전압 제어 신호 발생부(111)는 상기 제1 및 제2 비트라인 전압 인에이블 신호들(VBLE11,VBLE22)이 입력단에 인가되고 상기 제1 제어 신호(AA)를 발생하는 노아 게이트(121)와, 상기 제2 비트라인 전압 인에이블 신호(VBLE22)를 반전시키는 제1 및 제2 인버터들(125,126)과, 상기 제1 비트라인 전압 인에이블 신호(VBLE11)와 상기 제1 인버터(125)의 출력이 입력단에 인가되고 상기 제2 제어 신호(BB)를 발생하는 낸드 게이트(122)와, 상기 제1 비트라인 전압 인에이블 신호(VBLE11)와 상기 제2 인버터(126)의 출력이 입력단에 인가되고 상기 제3 제어 신호(CC)를 발생하는 다른 낸드 게이트(123), 및 상기 다른 낸드 게이트(123)의 출력을 반전시키는 제3 인버터(127)로 구성한다.The bit line voltage control signal generator 111 may include first to third control signals AA, BA, and CC in response to first and second bit line voltage enable signals VBLE11 and VBLE22 applied from the outside. Will occur). The bit line voltage control signal generator 111 may include a NOR gate 121 in which the first and second bit line voltage enable signals VBLE11 and VBLE22 are applied to an input terminal and generate the first control signal AA. ), First and second inverters 125 and 126 for inverting the second bit line voltage enable signal VBLE22, the first bit line voltage enable signal VBLE11 and the first inverter 125. The output of the NAND gate 122 is applied to the input terminal and generates the second control signal BB, the output of the first bit line voltage enable signal VBLE11 and the second inverter 126 to the input terminal. The other NAND gate 123 is applied and generates the third control signal CC, and the third inverter 127 inverts the output of the other NAND gate 123.

상기 노아 게이트(121)의 진리치는 다음 표 4와 같다.The truth value of the Noah gate 121 is shown in Table 4 below.

입력값Input value 출력값Output value VBLE11VBLE11 VBLE22VBLE22 AAAA 00 00 1One 00 1One 00 1One 00 00 1One 1One 00

표 4와 같이 제1 및 제2 비트라인 전압 인에이블 신호들(VBLE11,VBLE22)이 모두 논리 로우일 경우만 제1 제어 신호(AA)는 논리 하이가 되고, 제1 및 제2 비트라인 전압 인에이블 신호들(VBLE11,VBLE22) 중 어느 하나라도 논리 하이이면 제1 제어 신호(AA)는 논리 로우로 된다.As shown in Table 4, when the first and second bit line voltage enable signals VBLE11 and VBLE22 are both logic low, the first control signal AA becomes logic high and the first and second bit line voltage If any one of the enable signals VBLE11 and VBLE22 is logic high, the first control signal AA becomes logic low.

상기 낸드 게이트(122)의 진리치는 다음 표 5와 같다.The truth value of the NAND gate 122 is shown in Table 5 below.

입력값Input value 출력값Output value VBLE11VBLE11 VBLE22VBLE22 BBBB 00 00 1One 00 1One 1One 1One 00 00 1One 1One 1One

표 5와 같이 제1 비트라인 전압 인에이블 신호들(VBLE11,VBLE22)이 논리 하이이고 제2 비트라인 전압 인에이블 신호(VBLE22)가 논리 로우일 경우만 제2 제어 신호(BB)는 논리 로우로 된다.As shown in Table 5, only when the first bit line voltage enable signals VBLE11 and VBLE22 are logic high and the second bit line voltage enable signal VBLE22 is logic low, the second control signal BB is turned to logic low. do.

상기 다른 낸드 게이트(123)의 진리치는 다음 표 6과 같다.The truth values of the other NAND gates 123 are shown in Table 6 below.

입력값Input value 출력값Output value VBLE11VBLE11 VBLE22VBLE22 CCCC 00 00 1One 00 1One 1One 1One 00 00 1One 1One 1One

표 6과 같이 제1 비트라인 전압 인에이블 신호(VBLE11)가 논리 하이이고 제2 비트라인 전압 인에이블 신호(VBLE22)가 논리 로우일 경우만 제3 제어 신호(CC)는 논리 로우로 된다.As shown in Table 6, the third control signal CC becomes logic low only when the first bit line voltage enable signal VBLE11 is logic high and the second bit line voltage enable signal VBLE22 is logic low.

상기 참조 전압 발생부(113)는 소정의 제1 참조 전압(V11) 및 상기 제1 참조 전압(V11)보다 낮은 제2 참조 전압(V22)을 발생한다. 상기 참조 전압 발생부(113)는 전원 전압(VCC)이 소오스에 인가되고 접지 전압(VSS)이 게이트에 인가되며 드레인으로부터 상기 제1 참조 전압(V11)을 발생하는 제1 PMOS 트랜지스터(131)와, 상기 제1 PMOS 트랜지스터(131)의 드레인에 드레인과 게이트가 공통으로 연결된 제1 NMOS 트랜지스터(141)와, 상기 제1 NMOS 트랜지스터(141)의 소오스에 소오스가 연결되고 게이트와 드레인이 서로 연결되어 드레인으로부터 상기 제2 참조 전압(V22)을 발생하는 제2 PMOS 트랜지스터(132), 및 상기 제2 PMOS 트랜지스터(132)의 드레인에 드레인이 연결되고 상기 전원 전압(VCC)이 게이트에 인가되며 소오스에 상기 접지 전압(VSS)이 인가되는 제2 NMOS 트랜지스터(142)로 구성한다. 상기 제1 PMOS 트랜지스터(131)의 내부 저항과 상기 제1 NMOS 트랜지스터(141)의 내부 저항을 합한 값은 상기 제2 PMOS 트랜지스터(132)의 내부 저항과 상기 제2 NMOS 트랜지스터(142)의 내부 저항을 합한 값과 동일하다. 때문에 상기 제1 참조 전압(V11)은 ()이 되고, 상기 제2 참조 전압(V22)은 ()이 된다. 상기 Vtn은 상기 제1 NMOS 트랜지스터(141)의 문턱 전압(threshold voltage)이고, 상기 Vtp는 상기 제2 PMOS 트랜지스터(132)의 문턱 전압이다. 그러므로 상기 제1 참조 전압(V11)은 상기 제2 참조 전압(V22)보다 높다.The reference voltage generator 113 generates a predetermined first reference voltage V11 and a second reference voltage V22 lower than the first reference voltage V11. The reference voltage generator 113 may include a first PMOS transistor 131 configured to apply a power supply voltage VCC to a source, a ground voltage VSS to a gate, and generate the first reference voltage V11 from a drain. And a first NMOS transistor 141 having a drain and a gate connected to a drain of the first PMOS transistor 131, a source connected to a source of the first NMOS transistor 141, and a gate and a drain connected to each other. A drain is connected to a second PMOS transistor 132 generating the second reference voltage V22 from a drain, and a drain of the second PMOS transistor 132, and the power supply voltage VCC is applied to a gate, The second NMOS transistor 142 is applied with the ground voltage VSS. The sum of the internal resistance of the first PMOS transistor 131 and the internal resistance of the first NMOS transistor 141 is equal to the internal resistance of the second PMOS transistor 132 and the internal resistance of the second NMOS transistor 142. Is equal to the sum of Therefore, the first reference voltage V11 is ( ), And the second reference voltage V22 is ( ) Vtn is a threshold voltage of the first NMOS transistor 141, and Vtp is a threshold voltage of the second PMOS transistor 132. Therefore, the first reference voltage V11 is higher than the second reference voltage V22.

상기 비트라인 전압 발생부(115)는 비트라인 전압(VBL)이 상기 제1 참조 전압(V11)만 인가되면 전원 전압(VCC)이 되고, 상기 제2 참조 전압(V22)만 인가되면 접지 전압(VSS)이 되며, 상기 제1 및 제2 참조 전압들(V11,V22)이 모두 인가되면 상기 전원 전압(VCC)과 상기 접지 전압(VSS)의 중간 전압을 발생한다. 상기 비트라인 전압 발생부(115)는 상기 전원 전압(VCC)이 드레인에 인가되고 상기 비트라인 전압 제어부(117)로부터 발생되는 제1 참조 전압(V11)이 게이트에 인가되며 소오스로부터 상기 비트라인 전압(VBL)이 발생하는 제3 NMOS 트랜지스터(143)와, 상기 제3 NMOS 트랜지스터(143)에 소오스가 연결되고 상기 비트라인 전압 제어부(117)로부터 발생되는 제2 참조 전압(V22)이 게이트에 인가되며 드레인에 상기 접지 전압(VSS)이 인가되는 제3 PMOS 트랜지스터(133)와, 상기 제3 NMOS 트랜지스터(143)의 게이트에 드레인이 연결되고 상기 제1 제어 신호(AA)가 제4 인버터(155)를 통하여 반전된 신호가 게이트에 인가되며 접지 전압(VSS)이 소오스에 인가되는 제4 NMOS 트랜지스터(144), 및 상기 제3 PMOS 트랜지스터(133)의 게이트에 드레인이 연결되고 상기 제1 제어 신호(AA)가 게이트에 인가되며 전원 전압(VCC)이 소오스에 인가되는 제4 PMOS 트랜지스터(134)로 구성한다.The bit line voltage generator 115 becomes a power supply voltage VCC when the bit line voltage VBL is applied only to the first reference voltage V11, and is a ground voltage when only the second reference voltage V22 is applied. VSS) and when both the first and second reference voltages V11 and V22 are applied, an intermediate voltage between the power supply voltage VCC and the ground voltage VSS is generated. The bit line voltage generator 115 is configured to apply the power supply voltage VCC to a drain, and to apply a first reference voltage V11 generated from the bit line voltage controller 117 to a gate, and from the source to the bit line voltage. A third NMOS transistor 143 generating a VBL and a source connected to the third NMOS transistor 143 and a second reference voltage V22 generated from the bit line voltage controller 117 are applied to the gate. And a drain connected to a gate of the third NMOS transistor 133 and the third PMOS transistor 133 to which the ground voltage VSS is applied to the drain, and the first control signal AA to the fourth inverter 155. The fourth NMOS transistor 144 and the drain connected to the gate of the third PMOS transistor 133 and the inverted signal is applied to the gate and the ground voltage VSS is applied to the source. (AA) is at the gate And the power supply voltage (VCC) is comprised of a 4 PMOS transistor 134 is applied to the source.

상기 제4 NMOS 트랜지스터(144)는 상기 제1 제어 신호(AA)가 논리 로우임에도 불구하고 상기 제3 NMOS 트랜지스터(143)가 턴온되는 것을 방지하고, 상기 제4 PMOS 트랜지스터(134)는 상기 제1 제어 신호(AA)가 논리 하이임에도 불구하고 상기 제3 PMOS 트랜지스터(133)가 턴온되는 것을 방지한다.The fourth NMOS transistor 144 prevents the third NMOS transistor 143 from being turned on even though the first control signal AA is logic low, and the fourth PMOS transistor 134 is configured to prevent the first NMOS transistor 143 from turning on. Although the control signal AA is logic high, the third PMOS transistor 133 is prevented from being turned on.

상기 제1 비트라인 전압 제어부(117)는 상기 제1 제어 신호(AA)가 제어단에 인가되고 상기 제1 참조 전압(V11)을 입출력으로하는 제1 스위칭 수단(151), 및 상기 제1 제어 신호(AA)가 제어단에 인가되고 상기 제2 참조 전압(V22)을 입출력으로하는 제2 스위칭 수단(153)으로 구성한다.The first bit line voltage controller 117 may include first switching means 151 for applying the first control signal AA to a control terminal and using the first reference voltage V11 as an input / output, and the first control. A signal AA is applied to the control terminal and constitutes second switching means 153 for inputting and outputting the second reference voltage V22.

상기 제1 스위칭 수단(151)은 상기 제1 제어 신호(AA)가 NMOS 트랜지스터의 게이트에 인가되고 상기 제1 제어 신호(AA)가 제4 인버터(155)를 통하여 반전된 신호가 PMOS 트랜지스터의 게이트에 인가되어 상기 제1 제어 신호(AA)가 논리 하이일 때만 상기 제1 참조 전압(V11)을 상기 비트라인 전압 발생부(115)로 전송하는 제1 전송 게이트(151)로 구성한다.In the first switching unit 151, a signal in which the first control signal AA is applied to the gate of the NMOS transistor and the first control signal AA is inverted through the fourth inverter 155 is the gate of the PMOS transistor. The first reference voltage V11 is transmitted to the bit line voltage generator 115 when the first control signal AA is logic high.

상기 제2 스위칭 수단(153)은 상기 제1 제어 신호(AA)가 NMOS 트랜지스터의 게이트에 인가되고 상기 제1 제어 신호(AA)가 제4 인버터(155)를 통하여 반전된 신호가 PMOS 트랜지스터의 게이트에 인가되어 상기 제1 제어 신호(AA)가 논리 하이일 때만 상기 제2 참조 전압(V22)을 상기 비트라인 전압 발생부(115)로 전송하는 제2 전송 게이트(153)로 구성한다.In the second switching means 153, a signal in which the first control signal AA is applied to the gate of the NMOS transistor and the first control signal AA is inverted through the fourth inverter 155 is a gate of the PMOS transistor. And a second transfer gate 153 which transmits the second reference voltage V22 to the bit line voltage generator 115 only when the first control signal AA is logic high.

상기 제2 비트라인 전압 제어부(119)는 전원 전압(VCC)이 소오스에 인가되고 상기 제2 제어 신호(BB)가 게이트에 인가되며 상기 비트라인 전압 발생부(115)의 출력단에 드레인이 연결되어 상기 제2 제어 신호(BB)가 논리 로우일 때만 턴온되어 상기 전원 전압(VCC)을 상기 비트라인 전압(VBL)으로서 발생하는 제5 PMOS 트랜지스터(135), 및 상기 제5 PMOS 트랜지스터(135)의 드레인에 드레인이 연결되고 상기 제3 제어 신호(CC)가 게이트에 인가되며 접지 전압(VSS)이 소오스에 인가되어 상기 제3 제어 신호(CC)가 논리 하이일 때만 턴온되어 상기 접지 전압(VSS)을 상기 비트라인 전압(VBL)으로서 발생하는 제5 NMOS 트랜지스터(145)로 구성한다.In the second bit line voltage controller 119, a power supply voltage VCC is applied to a source, the second control signal BB is applied to a gate, and a drain is connected to an output terminal of the bit line voltage generator 115. The fifth PMOS transistor 135 and the fifth PMOS transistor 135, which are turned on only when the second control signal BB is logic low, generate the power supply voltage VCC as the bit line voltage VBL. The drain is connected to the drain, the third control signal CC is applied to the gate, and the ground voltage VSS is applied to the source, so that the ground voltage VSS is turned on only when the third control signal CC is logic high. Is constituted by the fifth NMOS transistor 145 generated as the bit line voltage VBL.

상기 본 발명의 제2 실시예에 따른 반도체 장치의 비트라인 전압 발생기(105)의 동작에 관해 설명하기로 한다.The operation of the bit line voltage generator 105 of the semiconductor device according to the second embodiment of the present invention will be described.

먼저, 제1 및 제2 비트라인 전압 인에이블 신호들(VBLE11,VBLE22)이 모두 논리 로우인 경우에 관해 설명한다. 제1 및 제2 비트라인 전압 인에이블 신호들(VBLE11,VBLE22)이 모두 논리 로우이면 제1 및 제2 제어 신호들(AA,BB)은 논리 하이로 액티브되고 제3 제어 신호(CC)는 논리 로우로 인액티브된다. 제1 제어 신호(AA)가 논리 하이이면 제1 및 제2 전송 게이트들(151,153)이 턴온되고, 제2 제어 신호(BB)가 논리 하이이고 제3 제어 신호(CC)가 논리 로우이면 제4 및 제5 NMOS 트랜지스터들(144,145)과 제4 및 제5 PMOS 트랜지스터들(134,135)은 턴오프된다. 제1 및 제2 전송 게이트들(151,153)이 턴온되고 제4 NMOS 트랜지스터(144)와 제4 PMOS 트랜지스터(134)가 턴오프되면 상기 제1 참조 전압(V11)은 상기 제3 NMOS 트랜지스터(143)의 게이트로 인가되고 상기 제2 참조 전압(V22)은 상기 제3 PMOS 트랜지스터(133)의 게이트로 인가된다. 따라서 상기 제3 NMOS 트랜지스터(143)와 제3 PMOS 트랜지스터(133)는 턴온되므로 상기 비트라인 전압(VBL)은 상기 전원 전압(VCC)과 상기 접지 전압(VSS)의 중간 전압 즉, (1/2)VCC가 된다. 여기서 상기 접지 전압(VSS)은 영전위이다. 그리고 상기 제3 NMOS 트랜지스터(143)의 내부 저항과 상기 제3 PMOS 트랜지스터(133)의 내부 저항은 동일하다.First, a case where both the first and second bit line voltage enable signals VBLE11 and VBLE22 are logic low will be described. If both of the first and second bit line voltage enable signals VBLE11 and VBLE22 are logic low, the first and second control signals AA and BB are active at logic high and the third control signal CC is logic. Inactive to low. If the first control signal AA is logic high, the first and second transfer gates 151 and 153 are turned on. If the second control signal BB is logic high and the third control signal CC is logic low, the fourth control signal AA is logic low. And the fifth NMOS transistors 144 and 145 and the fourth and fifth PMOS transistors 134 and 135 are turned off. When the first and second transfer gates 151 and 153 are turned on and the fourth NMOS transistor 144 and the fourth PMOS transistor 134 are turned off, the first reference voltage V11 becomes the third NMOS transistor 143. The second reference voltage V22 is applied to the gate of the third PMOS transistor 133. Accordingly, since the third NMOS transistor 143 and the third PMOS transistor 133 are turned on, the bit line voltage VBL is an intermediate voltage between the power supply voltage VCC and the ground voltage VSS, that is, (1/2). Becomes VCC. Here, the ground voltage VSS is zero potential. The internal resistance of the third NMOS transistor 143 and the internal resistance of the third PMOS transistor 133 are the same.

제1 비트라인 전압 인에이블 신호(VBLE11)는 논리 로우이고 제2 비트라인 전압 인에이블 신호(VBLE22)는 논리 하이인 경우에 관해 설명하기로 한다. 제1 비트라인 전압 인에이블 신호(VBLE11)는 논리 로우이고 제2 비트라인 전압 인에이블 신호(VBLE22)는 논리 하이이면 제1 제어 신호(AA)는 논리 로우이고, 제2 및 제3 제어 신호들(BB,CC)은 모두 논리 하이로 된다. 그러면 제1 및 제2 전송 게이트들(151,153)은 턴오프되고, 제4 NMOS 트랜지스터(144)와 제4 PMOS 트랜지스터(134)는 턴온된다. 따라서 제3 NMOS 트랜지스터(143)와 제3 PMOS 트랜지스터(133)는 턴오프된다. 또, 제2 및 제3 제어 신호들(BB,CC)이 논리 하이이면 제5 PMOS 트랜지스터(135)는 턴오프되고, 제5 NMOS 트랜지스터(145)는 턴온된다. 따라서 비트라인 전압(VBL)은 접지 전압(VSS) 즉, 영전위로 된다.A case where the first bit line voltage enable signal VBLE11 is logic low and the second bit line voltage enable signal VBLE22 is logic high will be described. When the first bit line voltage enable signal VBLE11 is logic low and the second bit line voltage enable signal VBLE22 is logic high, the first control signal AA is logic low and the second and third control signals (BB, CC) are all logic high. Then, the first and second transfer gates 151 and 153 are turned off, and the fourth NMOS transistor 144 and the fourth PMOS transistor 134 are turned on. Therefore, the third NMOS transistor 143 and the third PMOS transistor 133 are turned off. In addition, when the second and third control signals BB and CC are logic high, the fifth PMOS transistor 135 is turned off and the fifth NMOS transistor 145 is turned on. Therefore, the bit line voltage VBL becomes the ground voltage VSS, that is, zero potential.

제1 비트라인 전압 인에이블 신호(VBLE11)는 논리 하이이고 제2 비트라인 전압 인에이블 신호(VBLE22)는 논리 로우인 경우에 관해 설명하기로 한다. 제1 비트라인 전압 인에이블 신호(VBLE11)는 논리 하이이고 제2 비트라인 전압 인에이블 신호(VBLE22)는 논리 로우이면 제1 내지 제3 제어 신호들(AA,BB,CC)은 모두 논리 로우로 된다. 그러면 제1 및 제2 전송 게이트들(151,153)은 턴오프되고, 제4 NMOS 트랜지스터(144)와 제4 PMOS 트랜지스터(134)는 턴온된다. 따라서 제3 NMOS 트랜지스터(143)와 제3 PMOS 트랜지스터(133)는 턴오프된다. 또, 제2 및 제3 제어 신호들(BB,CC)이 논리 로우이면 제5 PMOS 트랜지스터(135)는 턴온되고, 제5 NMOS 트랜지스터(145)는 턴오프된다. 따라서 비트라인 전압(VBL)은 전원 전압(VCC)이 된다.A case where the first bit line voltage enable signal VBLE11 is logic high and the second bit line voltage enable signal VBLE22 is logic low will be described. When the first bit line voltage enable signal VBLE11 is logic high and the second bit line voltage enable signal VBLE22 is logic low, all of the first to third control signals AA, BB, and CC are logic low. do. Then, the first and second transfer gates 151 and 153 are turned off, and the fourth NMOS transistor 144 and the fourth PMOS transistor 134 are turned on. Therefore, the third NMOS transistor 143 and the third PMOS transistor 133 are turned off. In addition, when the second and third control signals BB and CC are logic low, the fifth PMOS transistor 135 is turned on and the fifth NMOS transistor 145 is turned off. Accordingly, the bit line voltage VBL becomes the power supply voltage VCC.

제1 및 제2 비트라인 전압 인에이블 신호들(VBLE11,VBLE22)이 모두 논리 하이인 경우에 관해 설명하기로 한다. 제1 및 제2 비트라인 전압 인에이블 신호들(VBLE11,VBLE22)이 모두 논리 하이이면, 제2 제어 신호(BB)는 논리 하이이고 제1 및 제3 제어 신호들(AA,CC)은 논리 로우로 된다. 그러면 제1 및 제2 전송 게이트들(151,153)은 턴오프되고, 제4 NMOS 트랜지스터(144)와 제4 PMOS 트랜지스터(134)는 턴온된다. 따라서 제3 NMOS 트랜지스터(143)와 제3 PMOS 트랜지스터(133)도 턴오프된다. 또, 제1 제어 신호(AA)가 논리 하이이고 제3 제어 신호(CC)가 논리 로우이면 제5 PMOS 트랜지스터(135)와 제5 NMOS 트랜지스터(145)는 턴오프된다. 따라서 비트라인 전압(VBL)은 고임피던스로 된다.A case where both the first and second bit line voltage enable signals VBLE11 and VBLE22 are logic high will be described. If both the first and second bit line voltage enable signals VBLE11 and VBLE22 are logic high, the second control signal BB is logic high and the first and third control signals AA and CC are logic low. It becomes Then, the first and second transfer gates 151 and 153 are turned off, and the fourth NMOS transistor 144 and the fourth PMOS transistor 134 are turned on. Accordingly, the third NMOS transistor 143 and the third PMOS transistor 133 are also turned off. In addition, when the first control signal AA is logic high and the third control signal CC is logic low, the fifth PMOS transistor 135 and the fifth NMOS transistor 145 are turned off. Therefore, the bit line voltage VBL becomes high impedance.

이와같이 외부로부터 상기 제1 및 제2 비트라인 전압 인에이블 신호들(VBLE11,VBLE22)을 인가하고, 반도체 장치의 내부에 상기 비트라인 전압 발생기(105)를 구비함으로써 전압 강하없이 비트라인 전압(VBL)을 발생시킬 수가 있다.In this way, the first and second bit line voltage enable signals VBLE11 and VBLE22 are applied from the outside, and the bit line voltage generator 105 is provided inside the semiconductor device, thereby reducing the bit line voltage VBL. Can be generated.

본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.The present invention is not limited to the above embodiments, and it is apparent that many modifications are possible by those skilled in the art within the technical spirit of the present invention.

상술한 바와 같이 본 발명에 따르면, 외부로부터 상기 제1 및 제2 비트라인 전압 인에이블 신호들(VBLE11,VBLE22)을 인가하고, 반도체 장치의 내부에 상기 비트라인 전압 발생기(5 또는 105)를 구비함으로써 외부 시스템의 구동 능력에 제한을 받지않고 내부에서 비트라인 전압(VBL)을 발생시킬 수가 있다.As described above, according to the present invention, the first and second bit line voltage enable signals VBLE11 and VBLE22 are applied from the outside, and the bit line voltage generator 5 or 105 is provided inside the semiconductor device. Accordingly, the bit line voltage VBL can be generated internally without being limited by the driving capability of the external system.

Claims (20)

외부로부터 인가되는 비트라인 전압 인에이블 신호에 응답하여 비트라인 전압 제어 신호를 발생하는 비트라인 전압 제어 신호 발생부;A bit line voltage control signal generator configured to generate a bit line voltage control signal in response to a bit line voltage enable signal applied from the outside; 참조 전압을 발생하는 참조 전압 발생부;A reference voltage generator for generating a reference voltage; 상기 참조 전압에 응답하여 비트라인 전압을 발생하는 비트라인 전압 발생부; 및A bit line voltage generator configured to generate a bit line voltage in response to the reference voltage; And 상기 비트라인 전압 제어 신호에 응답하여 상기 참조 전압이 상기 비트라인 전압 발생부로 전송되는 것을 제어하는 비트라인 전압 제어부를 구비하는 것을 특징으로하는 반도체 장치의 비트라인 전압 발생기.And a bit line voltage controller configured to control transmission of the reference voltage to the bit line voltage generator in response to the bit line voltage control signal. 외부로부터 인가되는 제1 및 제2 비트라인 전압 인에이블 신호에 응답하여 제1 내지 제3 제어 신호들을 발생하는 비트라인 전압 제어 신호 발생부;A bit line voltage control signal generator configured to generate first to third control signals in response to first and second bit line voltage enable signals applied from the outside; 소정의 제1 참조 전압 및 상기 제1 참조 전압보다 낮은 제2 참조 전압을 발생하는 참조 전압 발생부;A reference voltage generator configured to generate a predetermined first reference voltage and a second reference voltage lower than the first reference voltage; 상기 제1 참조 전압만 인가되면 전원 전압을 발생하고 상기 제2 참조 전압만 인가되면 접지 전압을 발생하며, 상기 제1 및 제2 참조 전압이 모두 인가되면 상기 전원 전압과 상기 접지 전압의 중간 전압을 발생하는 비트라인 전압 발생부; 및When only the first reference voltage is applied, a power supply voltage is generated. When only the second reference voltage is applied, a ground voltage is generated. When both the first and second reference voltages are applied, an intermediate voltage between the power supply voltage and the ground voltage is generated. A generated bit line voltage generator; And 상기 제1 제어 신호만 액티브되면 상기 제1 및 제2 참조 전압을 상기 비트라인 전압 발생부로 인가하고, 상기 제1 제어 신호가 인액티브되면 상기 제2 제어 신호와 상기 제3 제어 신호의 반전 신호를 상기 비트라인 전압 발생부로 인가하는 비트라인 전압 제어부를 구비하는 것을 특징으로하는 반도체 장치의 비트라인 전압 발생기.When only the first control signal is active, the first and second reference voltages are applied to the bit line voltage generator. When the first control signal is inactive, the inverted signal of the second control signal and the third control signal is applied. And a bit line voltage controller configured to apply the bit line voltage generator to the bit line voltage generator. 제 1 항에 있어서, 상기 비트라인 전압 제어 신호 발생부는The method of claim 1, wherein the bit line voltage control signal generator 상기 제1 및 제2 비트라인 전압 인에이블 신호가 입력단에 인가되고 상기 제1 제어 신호를 발생하는 노아 게이트;A NOR gate for applying the first and second bit line voltage enable signals to an input terminal and generating the first control signal; 상기 제1 비트라인 전압 인에이블 신호와 상기 제2 비트라인 전압 인에이블 신호가 입력단에 인가되고 상기 제2 제어 신호를 발생하는 앤드 게이트; 및An AND gate configured to apply the first bit line voltage enable signal and the second bit line voltage enable signal to an input terminal and generate the second control signal; And 상기 제1 비트라인 전압 인에이블 신호와 상기 제2 비트라인 전압 인에이블 신호의 반전 신호가 입력단에 인가되고 상기 제3 제어 신호를 발생하는 다른 앤드 게이트를 구비하는 것을 특징으로하는 반도체 장치의 비트라인 전압 발생기.And a second AND gate configured to apply an inverted signal of the first bit line voltage enable signal and the second bit line voltage enable signal to an input terminal and generate the third control signal. Voltage generator. 제 1 항에 있어서, 상기 참조 전압 발생부는The method of claim 1, wherein the reference voltage generator is 전원 전압이 소오스에 인가되고 접지 전압이 게이트에 인가되며 드레인으로부터 상기 제1 참조 전압을 발생하는 제1 PMOS 트랜지스터;A first PMOS transistor applying a power supply voltage to the source and a ground voltage to the gate and generating the first reference voltage from a drain; 상기 제1 PMOS 트랜지스터의 드레인에 드레인과 게이트가 공통으로 연결된 제1 NMOS 트랜지스터;A first NMOS transistor having a drain and a gate connected to a drain of the first PMOS transistor in common; 상기 제1 NMOS 트랜지스터의 소오스에 소오스가 연결되고 게이트와 드레인이 서로 연결되며 드레인으로부터 상기 제2 참조 전압을 발생하는 제2 PMOS 트랜지스터; 및A second PMOS transistor having a source connected to a source of the first NMOS transistor, a gate and a drain connected to each other, and generating the second reference voltage from a drain; And 상기 제2 PMOS 트랜지스터의 드레인에 드레인이 연결되고 상기 전원 전압이 게이트에 인가되며 소오스에 상기 접지 전압이 인가되는 제2 NMOS 트랜지스터를 구비하는 것을 특징으로하는 반도체 장치의 비트라인 전압 발생기.And a second NMOS transistor having a drain connected to a drain of the second PMOS transistor, a power supply voltage applied to a gate, and a ground voltage applied to a source. 제 1 항에 있어서, 상기 비트라인 전압 발생부는The method of claim 1, wherein the bit line voltage generator 상기 전원 전압이 드레인에 인가되고 상기 비트라인 전압 제어부로부터 발생되는 제1 참조 전압이 게이트에 인가되며 소오스로부터 상기 비트라인 전압이 발생하는 제3 NMOS 트랜지스터; 및A third NMOS transistor, wherein the power supply voltage is applied to a drain, a first reference voltage generated from the bit line voltage controller is applied to a gate, and the bit line voltage is generated from a source; And 상기 제3 NMOS 트랜지스터에 소오스가 연결되고 상기 비트라인 전압 제어부로부터 발생되는 제2 참조 전압이 게이트에 인가되며 드레인에 상기 접지 전압이 인가되는 제3 PMOS 트랜지스터를 구비하는 것을 특징으로하는 반도체 장치의 비트라인 전압 발생기.And a third PMOS transistor having a source connected to the third NMOS transistor, a second reference voltage generated from the bit line voltage controller, a gate applied thereto, and a ground voltage applied to a drain thereof. Line voltage generator. 제 1 항에 있어서, 상기 비트라인 전압 제어부는The method of claim 1, wherein the bit line voltage controller 상기 제1 제어 신호가 제어단에 인가되고 상기 제1 참조 전압을 입출력으로하는 제1 스위칭 수단;First switching means for applying the first control signal to a control terminal and using the first reference voltage as an input / output; 상기 제1 제어 신호가 제어단에 인가되고 상기 제2 참조 전압을 입출력으로하는 제2 스위칭 수단;Second switching means for applying the first control signal to a control terminal and using the second reference voltage as an input / output; 상기 제1 제어 신호가 제어단에 인가되고 상기 제2 제어 신호를 입출력으로하는 제3 스위칭 수단; 및Third switching means for applying the first control signal to a control terminal and outputting the second control signal to an input / output; And 상기 제1 제어 신호가 제어단에 인가되고 상기 제3 제어 신호를 입출력으로하는 제4 스위칭 수단을 구비하는 것을 특징으로하는 반도체 장치의 비트라인 전압 발생기.And a fourth switching means configured to apply the first control signal to a control terminal and to input and output the third control signal to the input and output terminals of the semiconductor device. 제 6 항에 있어서, 상기 제1 스위칭 수단은The method of claim 6, wherein the first switching means 상기 제1 제어 신호가 NMOS 트랜지스터의 게이트에 인가되고 상기 제1 제어 신호의 반전 신호가 PMOS 트랜지스터의 게이트에 인가되어 상기 제1 제어 신호가 논리 하이일 때만 상기 제1 참조 전압을 상기 비트라인 전압 발생부로 전송하는 제1 전송 게이트인 것을 특징으로하는 반도체 장치의 비트라인 전압 발생기.The bit reference voltage is generated when the first control signal is applied to the gate of the NMOS transistor and the inversion signal of the first control signal is applied to the gate of the PMOS transistor so that the first control signal is logic high. A bit line voltage generator of a semiconductor device, characterized in that the first transfer gate to the negative transfer. 제 6 항에 있어서, 상기 제2 스위칭 수단은The method of claim 6, wherein the second switching means 상기 제1 제어 신호가 NMOS 트랜지스터의 게이트에 인가되고 상기 제1 제어 신호의 반전 신호가 PMOS 트랜지스터의 게이트에 인가되어 상기 제1 제어 신호가 논리 하이일 때만 상기 제2 참조 전압을 상기 비트라인 전압 발생부로 전송하는 제2 전송 게이트인 것을 특징으로하는 반도체 장치의 비트라인 전압 발생기.The bit reference voltage is generated when the first control signal is applied to the gate of the NMOS transistor and the inverted signal of the first control signal is applied to the gate of the PMOS transistor so that the first control signal is logic high. And a second transfer gate for transferring to the negative line. 제 6 항에 있어서, 상기 제3 스위칭 수단은The method of claim 6, wherein the third switching means 상기 제1 제어 신호가 PMOS 트랜지스터의 게이트에 인가되고 상기 제1 제어 신호의 반전 신호가 NMOS 트랜지스터의 게이트에 인가되어 상기 제1 제어 신호가 논리 로우일 때만 상기 제2 제어 신호를 상기 비트라인 전압 발생부로 전송하는 제3 전송 게이트인 것을 특징으로하는 반도체 장치의 비트라인 전압 발생기.The bit line voltage is generated when the first control signal is applied to the gate of the PMOS transistor and the inversion signal of the first control signal is applied to the gate of the NMOS transistor so that the first control signal is logic low. And a third transfer gate for transferring to the negative line. 제 6 항에 있어서, 상기 제4 스위칭 수단은The method of claim 6, wherein the fourth switching means 상기 제1 제어 신호가 PMOS 트랜지스터의 게이트에 인가되고 상기 제1 제어 신호의 반전 신호가 NMOS 트랜지스터의 게이트에 인가되어 상기 제1 제어 신호가 논리 로우일 때만 상기 제3 제어 신호의 반전 신호를 상기 비트라인 전압 발생부로 전송하는 제4 전송 게이트인 것을 특징으로하는 반도체 장치의 비트라인 전압 발생기.The bit of the inverted signal of the third control signal is applied only when the first control signal is applied to the gate of the PMOS transistor and the inverted signal of the first control signal is applied to the gate of the NMOS transistor so that the first control signal is logic low. And a fourth transfer gate transferring the line voltage generator to the line voltage generator. 외부로부터 인가되는 제1 및 제2 비트라인 전압 인에이블 신호에 응답하여 제1 내지 제3 제어 신호들을 발생하는 비트라인 전압 제어 신호 발생부;A bit line voltage control signal generator configured to generate first to third control signals in response to first and second bit line voltage enable signals applied from the outside; 소정의 제1 참조 전압 및 상기 제1 참조 전압보다 낮은 제2 참조 전압을 발생하는 참조 전압 발생부;A reference voltage generator configured to generate a predetermined first reference voltage and a second reference voltage lower than the first reference voltage; 상기 제1 참조 전압만 인가되면 전원 전압을 발생하고 상기 제2 참조 전압만 인가되면 접지 전압을 발생하며, 상기 제1 및 제2 참조 전압이 모두 인가되면 상기 전원 전압과 상기 접지 전압의 중간 전압을 발생하는 비트라인 전압 발생부;When only the first reference voltage is applied, a power supply voltage is generated. When only the second reference voltage is applied, a ground voltage is generated. When both the first and second reference voltages are applied, an intermediate voltage between the power supply voltage and the ground voltage is generated. A generated bit line voltage generator; 상기 제1 제어 신호가 액티브될 때만 상기 제1 및 제2 참조 전압을 상기 비트라인 전압 발생부로 인가하는 제1 비트라인 전압 제어부; 및A first bit line voltage controller configured to apply the first and second reference voltages to the bit line voltage generator only when the first control signal is activated; And 상기 제2 및 제3 제어 신호 중 제2 제어 신호만 액티브되면 상기 전원 전압을 상기 비트라인 전압으로서 발생시키고, 상기 제3 제어 신호만 액티브되면 상기 접지 전압을 상기 비트라인 전압으로서 발생시키는 제2 비트라인 전압 제어부를 구비하는 것을 특징으로하는 반도체 장치의 비트라인 전압 발생기.A second bit for generating the power supply voltage as the bit line voltage when only the second control signal of the second and third control signals is active; and generating the ground voltage as the bit line voltage when only the third control signal is active. And a line voltage controller. 제 11 항에 있어서, 상기 비트라인 전압 제어 신호 발생부는The method of claim 11, wherein the bit line voltage control signal generator 상기 제1 및 제2 비트라인 전압 인에이블 신호가 입력단에 인가되고 상기 제1 제어 신호를 발생하는 노아 게이트;A NOR gate for applying the first and second bit line voltage enable signals to an input terminal and generating the first control signal; 상기 제1 비트라인 전압 인에이블 신호와 상기 제2 비트라인 전압 인에이블 신호가 입력단에 인가되고 상기 제2 제어 신호를 발생하는 낸드 게이트; 및A NAND gate configured to apply the first bit line voltage enable signal and the second bit line voltage enable signal to an input terminal and generate the second control signal; And 상기 제1 비트라인 전압 인에이블 신호와 상기 제2 비트라인 전압 인에이블 신호의 반전 신호가 입력단에 인가되고 상기 제3 제어 신호를 발생하는 앤드 게이트를 구비하는 것을 특징으로하는 반도체 장치의 비트라인 전압 발생기.And an AND gate configured to apply an inverted signal of the first bit line voltage enable signal and the second bit line voltage enable signal to an input terminal and to generate the third control signal. generator. 제 12 항에 있어서, 상기 앤드 게이트는The method of claim 12, wherein the AND gate is 상기 제1 비트라인 전압 인에이블 신호와 상기 제2 비트라인 전압 인에이블 신호의 반전 신호가 입력단에 인가되는 다른 낸드 게이트; 및Another NAND gate to which an inverted signal of the first bit line voltage enable signal and the second bit line voltage enable signal are applied to an input terminal; And 상기 다른 낸드 게이트의 출력을 반전시키는 인버터로 구성하는 것을 특징으로하는 반도체 장치의 비트라인 전압 발생기.And an inverter for inverting the output of the other NAND gates. 제 11 항에 있어서, 상기 참조 전압 발생부는The method of claim 11, wherein the reference voltage generator is 상기 전원 전압에 소오스가 연결되고 게이트는 접지단에 연결되며 드레인으로부터 상기 제1 제어 신호를 발생하는 제1 PMOS 트랜지스터;A first PMOS transistor having a source connected to the power supply voltage, a gate connected to a ground terminal, and generating the first control signal from a drain; 상기 제1 PMOS 트랜지스터의 드레인에 드레인과 게이트가 공통으로 연결된 제1 NMOS 트랜지스터;A first NMOS transistor having a drain and a gate connected to a drain of the first PMOS transistor in common; 상기 제1 NMOS 트랜지스터의 소오스에 소오스가 연결되고 게이트와 드레인이 서로 연결된 제2 PMOS 트랜지스터; 및A second PMOS transistor having a source connected to a source of the first NMOS transistor, and a gate and a drain connected to each other; And 상기 제2 PMOS 트랜지스터의 드레인에 드레인이 연결되고 상기 전원 전압이 게이트에 인가되며 소오스에 상기 접지 전압이 인가되는 제2 NMOS 트랜지스터를 구비하는 것을 특징으로하는 반도체 장치의 비트라인 전압 발생기.And a second NMOS transistor having a drain connected to a drain of the second PMOS transistor, a power supply voltage applied to a gate, and a ground voltage applied to a source. 제 11 항에 있어서, 상기 비트라인 전압 발생부는The method of claim 11, wherein the bit line voltage generator 상기 전원 전압이 드레인에 인가되고 상기 비트라인 전압 제어부로부터 발생되는 제1 참조 전압이 게이트에 인가되며 소오스로부터 상기 비트라인 전압이 발생하는 제3 NMOS 트랜지스터; 및A third NMOS transistor, wherein the power supply voltage is applied to a drain, a first reference voltage generated from the bit line voltage controller is applied to a gate, and the bit line voltage is generated from a source; And 상기 제3 NMOS 트랜지스터에 소오스가 연결되고 상기 비트라인 전압 제어부로부터 발생되는 제2 참조 전압이 게이트에 인가되며 드레인에 상기 접지 전압이 인가되는 제3 PMOS 트랜지스터를 구비하는 것을 특징으로하는 반도체 장치의 비트라인 전압 발생기.And a third PMOS transistor having a source connected to the third NMOS transistor, a second reference voltage generated from the bit line voltage controller, a gate applied thereto, and a ground voltage applied to a drain thereof. Line voltage generator. 제 15 항에 있어서, 상기 비트라인 전압 발생부는The method of claim 15, wherein the bit line voltage generator 상기 제3 NMOS 트랜지스터의 게이트에 드레인이 연결되고 상기 제1 제어 신호의 반전 신호가 게이트에 인가되며 접지 전압이 소오스에 인가되어 상기 제1 제어 신호가 논리 로우임에도 불구하고 상기 제3 NMOS 트랜지스터가 턴온되는 것을 방지하는 제4 NMOS 트랜지스터; 및A drain is connected to the gate of the third NMOS transistor, an inverted signal of the first control signal is applied to the gate, and a ground voltage is applied to the source so that the third NMOS transistor is turned on even though the first control signal is logic low. A fourth NMOS transistor to prevent it from becoming; And 상기 제3 PMOS 트랜지스터의 게이트에 드레인이 연결되고 상기 제1 제어 신호가 게이트에 인가되며 전원 전압이 소오스에 인가되어 상기 제1 제어 신호가 논리 하이임에도 불구하고 상기 제3 PMOS 트랜지스터가 턴온되는 것을 방지하는 제4 PMOS 트랜지스터를 더 구비하는 것을 특징으로하는 반도체 장치의 비트라인 전압 발생기.A drain is connected to the gate of the third PMOS transistor, the first control signal is applied to the gate, and a power supply voltage is applied to the source to prevent the third PMOS transistor from being turned on even though the first control signal is logic high. And a fourth PMOS transistor. 제 11 항에 있어서, 상기 제1 비트라인 전압 제어부는The method of claim 11, wherein the first bit line voltage controller 상기 제1 제어 신호가 제어단에 인가되고 상기 제1 참조 전압을 입출력으로하는 제1 스위칭 수단; 및First switching means for applying the first control signal to a control terminal and using the first reference voltage as an input / output; And 상기 제1 제어 신호가 제어단에 인가되고 상기 제2 참조 전압을 입출력으로하는 제2 스위칭 수단을 구비하는 것을 특징으로하는 반도체 장치의 비트라인 전압 발생기.And a second switching means configured to apply the first control signal to a control terminal and to input and output the second reference voltage. 제 17 항에 있어서, 상기 제1 스위칭 수단은18. The apparatus of claim 17, wherein the first switching means is 상기 제1 제어 신호가 NMOS 트랜지스터의 게이트에 인가되고 상기 제1 제어 신호의 반전 신호가 PMOS 트랜지스터의 게이트에 인가되어 상기 제1 제어 신호가 논리 하이일 때만 상기 제1 참조 전압을 상기 비트라인 전압 발생부로 전송하는 제1 전송 게이트인 것을 특징으로하는 반도체 장치의 비트라인 전압 발생기.The bit reference voltage is generated when the first control signal is applied to the gate of the NMOS transistor and the inversion signal of the first control signal is applied to the gate of the PMOS transistor so that the first control signal is logic high. A bit line voltage generator of a semiconductor device, characterized in that the first transfer gate to the negative transfer. 제 17 항에 있어서, 상기 제2 스위칭 수단은18. The apparatus of claim 17, wherein the second switching means is 상기 제1 제어 신호가 NMOS 트랜지스터의 게이트에 인가되고 상기 제1 제어 신호의 반전 신호가 PMOS 트랜지스터의 게이트에 인가되어 상기 제1 제어 신호가 논리 하이일 때만 상기 제2 참조 전압을 상기 비트라인 전압 발생부로 전송하는 제2 전송 게이트인 것을 특징으로하는 반도체 장치의 비트라인 전압 발생기.The bit reference voltage is generated when the first control signal is applied to the gate of the NMOS transistor and the inverted signal of the first control signal is applied to the gate of the PMOS transistor so that the first control signal is logic high. And a second transfer gate for transferring to the negative line. 제 11 항에 있어서, 상기 제2 비트라인 전압 제어부는12. The method of claim 11, wherein the second bit line voltage controller 전원 전압이 소오스에 인가되고 상기 제2 제어 신호가 게이트에 인가되며 상기 비트라인 전압 발생부의 출력단에 드레인이 연결되어 상기 제2 제어 신호가 논리 로우일 때만 턴온되어 상기 전원 전압을 상기 비트라인 전압으로서 발생하는 제5 PMOS 트랜지스터; 및A power supply voltage is applied to a source, the second control signal is applied to a gate, and a drain is connected to an output terminal of the bit line voltage generator so that the power supply voltage is turned on only when the second control signal is logic low. Generating a fifth PMOS transistor; And 상기 제5 PMOS 트랜지스터의 드레인에 드레인이 연결되고 상기 제3 제어 신호가 게이트에 인가되며 접지 전압이 소오스에 인가되어 상기 제3 제어 신호가 논리 하이일 때만 턴온되어 상기 접지 전압을 상기 비트라인 전압으로서 발생하는 제5 NMOS 트랜지스터를 구비하는 것을 특징으로하는 반도체 장치의 비트라인 전압 발생기.The drain is connected to the drain of the fifth PMOS transistor, the third control signal is applied to the gate, and the ground voltage is applied to the source, so that the ground voltage is turned on only when the third control signal is logic high. And a fifth NMOS transistor for generating the bit line voltage generator of the semiconductor device.
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