KR19990013850A - 반도체 장치에 대한 고 평탄화 멀티 레벨 금속화 방법 - Google Patents

반도체 장치에 대한 고 평탄화 멀티 레벨 금속화 방법 Download PDF

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오스발도 디 엔젤로
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Abstract

본 발명의 주제는, 각 레벨의 상호접속이, 평탄화된 유전 재료의 제1층으로부터 시작하여, 유전 재료층 내에 삽입되는, 반도체 장치에 대한 고 평탄화 멀티-레벨 금속화(high planarization multi-level metalization) 방법이다.

Description

반도체 장치에 대한 고 평탄화 멀티 레벨 금속화 방법
본 발명은 광범위하게는 반도체 장치에 대한 고 평탄화 멀티-레벨 금속화 방법에 관한 것이다.
보다 상세하게는, 본 발명은 다양한 금속화 레벨의 트랙들이 장치의 기판에 접촉된 제1 평탄화된 유전체 층으로부터 시작하여, 다양한 금속화 레벨을 분리하는 유전 재료층 내에 삽입되고, 이에 의해서 트랙의 연속성을 보장하고 인접한 트랙들 사이의 단락 회로의 가능성을 제거하는, 고 평탄화의 멀티-레벨 금속화 방법에 관한 것이다.
반도체 장치의 제조는 제조될 특정 장치의 여러 구성 소자들이 점진적으로 구현되어 전체 장치의 최종 패시베이션 동작에 의해서 종료되는 동안의 전체 제조 단계들로 구성되는 화학적 공정들을 포함한다.
반도체 전자 장치의 회로 레이아웃 개발 요구뿐만 아니라 상호접속에 부합하기 위해서, 특히 VLSI(Very Large Scale Integration) 또는 ULSI(Ultra Large Scale Integration) 집적 회로의 경우에 멀티-레벨 금속화의 사용이 증가되고 있다.
사실상, 멀티-레벨 상호접속 기술은 회로의 소형화에 필요한 고접촉 밀도(high contact density)를 얻을 수 있으며, 이에 의해서 혼신(cross-talk)과 간섭 (interference) 및 신호 지연 문제들을 최소화할 수 있다.
종래의 기술에서는, 장치의 기판에 접촉된 제1 유전체 층의 평탄화 기술이 폭넓게 사용되었다. 이러한 기술은 유전 재료로서, 적정 온도에서 유동적이 되는, 통상 보론 및/또는 인으로 도프된, 폴리 금속 산화물(Poly Metal Oxide) 또는 PMO로 공지되어 있는 실리콘 산화물의 이용에 기반을 둔다. 무엇보다도, 이러한 PMO는 저온에서 장치의 표면 상에서, 정합 방식(conforming manner)으로, 즉, 기본적인 표면 형태가 후속되는 방식으로 피착된다. 따라서, 표면을 약 95% 정도까지 평탄화하기 위해서, PMO를 표면 상에 리플로우시켜서 공급하여 약 800℃ 온도에서의 고온 처리한다.
제1 금속화 레벨은, 홀(hole)이 형성된 상기 PMO 층 상에 피착된 금속층 상에서 결정되는데, 상기 홀은 상기 금속으로 채워져서 상기 제1 금속화 레벨의 장치 기판으로의 필수 접촉을 구현한다.
그러나, 이러한 제1 금속화 레벨은 상기 PMO의 평면 층으로부터 나타나는 트랙이 존재하기 때문에 평탄하지 않은 토포그래피(topography)를 도입한다.
금속화 레벨의 수가 증가하는 경우에는, 적층된 구조인 다양한 층들은 점점 증가되는 골을 가진 토포그래피를 도입한다. 실제로, 기판에 대한 최대 허용 온도 값은 제조 공정 진행에 따라서 감소되기 때문에, 리플로우를 일으키는 산화물을 이용함으로써 장치의 표면을 더욱 평탄하게 할 수 없다.
1 미크론 이하의 해상도를 가진 리소그래피 장치의 필드 깊이에 대한 제한으로 인해, 금속화되는 장치의 상기 골을 가진 토포그래피의 높이 차이가, 다소 작은 최대 임계값보다 높아질 때, 금속층을 패턴화하는데 적용되는 포토리소그래피 기술들은 해당 장치의 소정의 표면 면적들에 적합하게 집중적으로 행하기가 어렵다.
이것은 다수의 문제점들을 수반한다.
첫번째로, 회로 고장의 원인이 되는, 높고 가파른 스텝들을 타고 넘어야 할 때, 금속 트랙의 연속성은 신뢰성을 갖지 못한다.
또한, 이방성 화학적 에칭 동작들이 행해진 후에는, 금속 잔여물이 가파른 스텝들의 저부 및 측면 남아있게 되어, 트랙들 사이에 단락 회로를 유발한다.
따라서, 상기에 비추어 볼 때, 장치 표면은 평탄화시킬 필요가 있고, 이 평탄화는, 제1 금속화 레벨이 결정된 후에도, 다양한 금속화 레벨들을 분리하는 유전 재료 층들 상에서 행해질 수 있다.
유전체 층을 평탄화하기 위한 다양한 기술들이 공지되어 있다.
제1 기술은 스핀-온-글라스(Spin-on-Glass) 또는 SOG라 알려진 유전 재료, 실제로 유리의 이용하는 기술을 기초로 한다. 상기 SOG는 비교적 낮은 온도에서 사용되는 평탄화 물질이지만, 콘택트 홀이 그 위에 놓인 금속층과의 접촉되는 모든 곳에서 SOG이 제거되는 결함이 생긴다. 이것은 장치에 금속, 통상 티타늄의 스퍼터링(sputtering)으로 알려져 있는 피착 코팅이 행해질 때 가스를 방출하고 이에 의해서 회로의 파괴를 야기한다는 사실 때문이다. 이러한 결점들을 해결하기 위해서, 상기 SOG 층 상에서 소위 에치-백(etch-back)이라 불리우는, 역 화학적 부식 공정을 수행하지만, 이것은 상기 화학적 에칭의 선택도와 관련해서 본질적으로 영향을 미치지는 못한다. 상기에서, SOG가 사용된 기술은 상당히 복잡하고 고가이다. 이러한 기술의 몇몇 양상은 1988년, 캘리포니아주, 산타 클라라, Processing 5th lntl IEEE VMIC Conf, 419 페이지에서 M.Kawai 등에 의해서 개시되었고, Kojima 등에 의해서 개시되었다.
2번째 기술은 HSQ로서 공지되어 있는 유전 재료의 사용을 기반으로 하고 있다. 상기 HSG 물질은 실제로 용제에 용해된 실리콘 산화물이므로, 피착 동안에 유동적이다. 이 기술은 금속 인터 레벨 산화물(Metal Inter Level Oxide) 또는 MILO과 같은 실리콘 산화물을 포함하는 제1 유전체 층의 예비 정합 피착 단계, 유동성 HSQ의 피착 단계, 상기 장치 표면을 평탄화하기 위해서 스피닝에 의한 상기 HSQ의 분산 동작 단계, 상기 HSQ를 드라이하기 위해서 장치를 약 400℃에서 열처리하여 용제를 기화시키고 상기 물질을 소성하는 단계, 및 MILO-2 층을 피착하는 단계를 포함한다. 기본적인 금속화 레벨에 대한 콘택트 홀은 3개의 유전체 층들의 상기 적층에 의해서 영향을 받는다. 이러한 기술을 여러가지 문제점을 갖는다. 이러한 기술은 고가인 것 외에도, 추가 단계들을 공정 단계에 포함하기 때문에, 고장을 유발하는 장치들을 생산할 가능성을 증가시키고, 이에 의해서 생산 효율이 저하된다. 이러한 기술의 몇몇 양상들은 1985년, 캘리포니아주, 산타 클라라, Proceeding 2nd Annual IEEE VMIC Conf. 20 페이지에서 M. Khan 등에 의해서 제시되었다.
제3 기술은 해당 장치 표면의 모든 울퉁불퉁한 부분을 제거함으로써 평탄화되는 방법으로, 작업이 행해지는 실리콘 슬라이스나 웨이퍼(wafer)에 대해서 수행되는 화학적 기계 연마법(Chemical-Mechanical Polishing)과 같은 공지된 기술인 물리적-화학적 연마법(abration)에 기반을 둔다. 또한, 이러한 기술은 경제적인 면에서 매우 고가이다.
장치 표면의 평탄화하기 위한 다른 기술들, 즉,1981년 J. Electroch. Soc, 128, 423 에서 A.C.Adams 와 C.D. Capio에 의해서 제시되었고, 1982년, Abstract THPM 14.2 페이지 184, IEEE ISSCC Extended Abstracts에서 T. Kobayashi 등에 의해서 제시된 유전체 층의 역 화학적 부식 기술; 1983년 J Electroch. Soc 130, 645에서 H. Kotani 등에 의해서 제시된 증기 이온에 의한 표면의 화학적 에치 평탄화 또는 표면 스퍼터 에칭 평탄화(surface sputter etch planarization) 기술; 1982년 Appl.Phys. Lett. 40 636에서 L.F. Johnson 등에 의해서 제시된 이온 빔 표면 부식 및 평탄화(ion beam surface erosion and planarization) 기술; 1986년 가을, 캘리포니아주 샌디에고에서 개최된 Ext. Abs. of Electroch. Soc. Meeting Abs. No. 356에서 J.J. Layza 및 J.L. Wendt에 의해서 제시된 중간 금속 유전체(Intermetal dielecric)과 같은 폴리이미드(polyimides) 기술; 1988년 7월 IEEE Trans, Electron. Dev, 952 페이지에서 E.K. Boardbent 등에 의해서 제시된 블랭킷 화학적 기상 피착(CVD) 및 W의 에치-백 기술; 및 1988년 Tech. Dig. IEDM, 466 페이지에서 D.C. Thomas 등에 의해서 제시된 그루브(groove)내의 선택적인 화학적 기상 피착(CVD)의 W 피착 기술들이 연구되고 있다.
상술된 모든 기술들은 고가이고 장치 제조 공정에서 복잡한 작업 단계들의 도입을 수반한다.
상기 기술들을 모두 고려하여, 본 발명에 따라서 제시된 접근 방법들이 상술된 모든 문제들을 해결하기 위해서 고려된다.
따라서, 본 발명의 일반적인 목적은 각 레벨에서 고도의 표면 평탄화를 행하는 금속화와 같은, 반도체 장치의 멀티 레벨 금속화를 간단하고 신뢰성있고 값싼 방법으로 행하며, 이에 의해서 트랙의 연속성을 보장하고 인접한 트랙들 사이에 단락 회로가 발생될 가능성을 제거한다.
본 발명의 한 양상은 종래의 제조 공정에서 이미 사용된 공정 단계들에 부가적인 공정 단계들을 도입하지 않고 상기 고 평탄화의 멀티 레벨 금속화를 행하는 것이다.
본 발명의 다른 양상은 도전성 트랙(conductive tracks) 및 반도체 기판에 대한 콘택트(contacts)로 구성된 제1 금속화 레벨을 제조하는 단계와, 상기 제1 금속화 레벨 이후에 도전성 트랙 및 하부 금속화 레벨에 대한 콘택트로 구성된 다수의 금속화 레벨을 제조하는 단계를 포함하는 반도체 장치를 위한 고 평탄화의 멀티 레벨 금속화(multi-level metallization) 방법에 있어서,
금속화될 전체 장치에 유전 재료의 제1 층 - 상기 제1 층은 반도체 기판과 상호접속 금속 트랙 사이에 필요한 분리 유전 재료의 두께 합과 상호 접속 금속 트랙들에 필요한 두께의 합이 일치하는데 적합한 두께일 뿐 아니라 800℃ 내지 900℃의 온도 범위 내에서 리플로우(reflow)하는 가능성을 가짐 - 을 정합 피착(conformal deposition)하는 단계,
90% 이상으로 특정한 응용에 필요한 정도로 평탄화하는데 충분한 시간 동안 상기 유전 재료의 상기 리플로우 온도에서 열 처리하는 단계,
유전 재료의 상기 제1 층에 오버포즈된(overposed) 감광성 레지스트의 제1의 적합 구성 또는 패턴을 사용하고 유전 재료의 상기 제1 층을 선택적으로 화학적 에칭함으로써, 회로의 상기 제1 금속화 레벨의 상기 트랙들에 관련된 트렌치들이 정해지는 제1 포토리소그래피 공정 단계,
유전 재료의 상기 제1 층에 오버포즈된 감광성 레지스트의 제2의 적합 구성 또는 패턴을 사용하고 유전 재료의 상기 제1 층을 순차적으로 화학적 에칭함으로써, 회로의 상기 제1 금속화 레벨의 상기 기판에 대한 접촉에 관련된 홀들(3)이 정해지는 제2 포토리소그래피 공정 단계,
유전 재료의 상기 제1 층(1)을 덮도록 상기 전체 장치 상에 금속 재료 층(4)을 피착 - 상기 피착 기술은 상기 금속 재료에 선정된 오목부를 균일하게 채우고 표면을 가능한 한 평탄하게 하는 특성을 부여함 - 하는 단계,
유전 재료의 상기 제1 층(1)의 표면을 다시 노출시키고 높은 평탄화 정도를 실현하도록 상기 전체 장치 상의 금속 재료의 상기 층(4)을 화학적 백 에칭(chemical back etching) - 상기 백 에칭은 유전 재료의 상기 제1 층(1)의 표면에 도달할 시에 중단되지 않지만, 상기 장치의 전체 표면 상에 오버 에치(over-etch)로서 미리 설정된 시간 기간 동안 연장됨 - 하는 단계, 및
상기 전체 장치 상에, 450℃이하의 온도에서, 2개의 인접한 금속화 레벨의 금속 트랙들 사이에 요구되는 분리 유전 재료의 두께와 제조될 후속 금속화 레벨의 상호접속 금속 트랙들에 요구되는 두께의 합과 동일한 두께를 갖는 유전 재료의 제2 층(5)을 정합 피착하는 단계
를 포함하고, 상기 방법은 상기 제1 금속화 레벨 이후에 금속화 레벨들의 제조가 유전 재료의 상기 제1 층의 피착과 상기 유전 재료의 리플로우 온도에서의 열 처리를 제외하고는, 상기 제1 금속화 레벨의 제조와 동일한 단계들과 동일한 단계 순서를 포함하며, 이러한 제조는 상기 제1 및 제2 포토리소그래피 공정에서 제조되는 금속화 레벨에 대응하는 적합한 레지스트 패턴들을 사용함으로써 행해지는 멀티 레벨 금속화 방법을 제공한다.
본 발명의 다른 양상은 유전 재료의 상기 제1 층의 상기 적정 두께는 상기 반도체 기판과 상기 상호접속 금속 트랙들 사이의 분리 유전 재료에 필요한 두께와 상기 상호접속 트랙들에 대한 필요한 두께의 합과 동일하고, 제1 금속화 레벨 제조 단계는 상기 유전 재료의 상기 리플로우 온도에서 상기 열 처리를 행한 후, 상호 접속 금속 트랙에 적합한 두께와 동일한 두께를 갖도록, 금속화되는 전체 장치 상에 제3 유전체 재료층의 정합 피착 단계를 포함하고, 상기 제1 포토리소그래피 공정 동안, 회로의 제1 금속 레벨의 상기 트랙들에 대한 상기 트렌치들이 상기 제3 층에 의해 한정된다.
도 1a 내지 도 1f는 본 발명에 따른 제1 금속화 레벨의 제조 단계들을 도시한 개략적인 단면도.
도면의 주요 부분에 대한 부호의 설명
1 : 유전 재료의 제1 층
1' : PMO 층
1 : BPSG 층
2 : 트렌치
3 : 콘택트 홀
4 : 금속층
5 : 유전 재료의 제2 층
이제, 본 발명이 본 실시예에 따라서 첨부된 도면을 참조하여, 설명될 것이다.
도 1a 내지 도 1f는 본 발명에 따른 제1 금속화 레벨의 여러 제조 단계에서 장치 표면의 축적 제도되지 않은 개략적인 단면도이다.
도 1a를 참조하면, 상술한 바와 같이, 보론 포스포러스 실리콘 글라스 (Boron Phosphorous Silicon Glass) 또는 BPSG로서 공지된, 보론과 인으로 도프된 글라스 상에 실리콘 산화물이 존재하는, PMO와 유사한 특성을 가진, 유전 재료 층(1) 뿐만 아니라, 상술된 바와 같이, 장치 표면을 평탄화하기 위해서 리플로우시키는 PMO 층(1')을 포함하는 유전체 층(1)을 피착하기 위해서 제공된 제1 금속화 레벨을 구현하는 공정의 제1 단계가 도시된다. BPSG의 평면 유전체 층(1)의 두께는, 텅스텐 물질로 바람직하게 구현되는 상호접속 금속 트랙들에 필요한 두께와 동일하다.
도 1a는 특히 동적 메모리 액세스 또는 DRAM 메모리 기술에서 이용되는 PMO 및 BPSG로 구성되는 유전체 층(1)을 도시한다. 그러나, 상기 유전체 층(1)은 본 발명의 기술 범위에 이탈되지 않는 범위 내에서, 상기 물질들 중 하나의 물질에 의해서만 형성될 수 있다. 구체적으로는, 상기 층(1)은 대기압에서 화학적 기상 피착법에 의해서 430℃의 온도에서 피착된, BPSG 막에 의해서 완전히 형성될 수 있고, 850℃의 온도에서 리플로우된다. 850℃ 온도에서의 이러한 열 처리는 또한 예를 들어 트랜지스터의 드레인 및/또는 소오스 영역과 같은 기판으로 주입된 도펀트 물질을 확산시키고 활성화하는데 이용될 수 있다.
이제 도 1b를 참조하면, 금속화 공정의 다음 단계가 종래의 포토리소그래피 단계라는 것을 알 수 있는데, 이 포토리소그래피 단계는 적절한 구성이나 광감지 레지스트의 패턴 및 BPSG의 이방성 플라즈마 이용 화학적 에칭 또는 간단히 플라즈마 에칭을 이용함으로써, 회로의 제1 금속화 레벨의 트랙에 대응하는 트랜치(2)가 BPSG 층(1) 내에 한정된다. 특히, BPSG의 플라즈마 이용 에칭 단계의 화학 작용은 상기 트랜치(2)의 높게 제어된 프로파일을 실현하기 위해서 트리플로우르메탄(CHF3) 또는 헥사플로우르에탄(C2F6)을 이용하는데 적합하게 제공된다. 이러한 제어는 측벽에서 개스화된 트리플로우르메탄으로부터 얻어지는 (CF2) 종을 중합시키므로써 행해진다. 바람직하게는, 상기 화학적 에칭 동작은 불균일한 형상이 5% 미만인, 우수한 에칭 균일성을 얻기 위해서 고온의 조건에서 행해지고, 이에 의해서 반응 중심 영역에 플라즈마의 촛점을 맞춘다.
상술된 트랜티(2)를 구현하는데 이용되는 포토리소그래픽 마스크는, 종래의 금속화를 실현하는데 사용된 마스크를 반대로 하여 얻을 수 있고 산화물로부터 돌출된 트랙을 갖으며 금속 층에 따라서 결정된다는 것이 관찰되었다.
따라서, 본 발명에 의해서 실현되는 또 다른 장점인 포토리소그래픽 공정이 보다 덜 복잡해 진다는 사실을 제공한다. 상호접속 트랙 패턴은, 종래의 기술에서와 반대로, 금속 표면에서는 잘 구현할 수 없지만, 평면이고 다소 두꺼운 유전 재료에 대해서, 지역적인 결함을 발생할 수 있는 표면에서의 광 반사도의 저하가 문제가 되지 않도록 구현할 수 있다. 이것은 또한, 장치 표면에 촛점을 맞추는데 보다 높은 허용 범위를 얻을 수 있다.
도 1c를 참조하면, 종래의 기술에 따라서, 다음 단계에 다시 포토리소그래픽 공정이 행해지는데, 이 공정은 [유전체 층(1)이 모두 이들 재료들로 형성될 때] 감광 레지스트의 적절한 패턴을 이용함으로써 그리고 PMO (또는 BPSG)에 대해서 이후의 플라즈마 이용 화학적 에치 동작에 의해서, 회로의 제1 금속화 레벨 기판의 접촉에 대한 홀(3)이 PMO (또는 BPSG) 층(1')에서 결정된다.
상기 레지스터 패턴은 회로의 제1 금속화 레벨의 트랙들에 대한 트랜치(2)가 이미 결정되었고 그 표면이 평면이 아닌 표면에서 구현된다. 이것은 집중화 요구와 관련해서 보다 정확한 성능을 제공하는 포토리소그래픽 공정을 수반한다. 그러나, 표면 토포그래피에 존재하는 높이 차이는 일반적인 포토리소그래픽 기술을 하용 한계를 여전리 포함하고 있다.
바람직하게는, PMO (또는 BPSG) 층(1')상에서 행해진 플라즈마 이용 에칭 동작은 아르곤 분위기 하에서 트리플로우르메탄(CHF3) 및 탄소 테트라플로우르(CF4)를 기본적으로 이용하여, -10℃의 기판 온도에서 행해진다.
기판 온도는 콘택트 홀(3)의 프로파일이 디플루오르메틸렌(difluoro methilene) {CF2}n폴리머의 부착성 계수를 변경함으로써 제어되도록 한다. 또한, 기판은 양호하게 5%보다 낮은 불균일성 레벨을 갖는 화학적 에칭을 얻기 위해 온도 분포를 제어하기 위한 적절한 제어 시스템이 장비된다. 플라즈마 에칭 지향성(directionality) 뿐만 아니라 화학적 에칭 속도도 증가시키기 위해 아르곤 분위기가 사용된다. 도 1d를 참조하면, BPSG층 1을 커버하도록, 후속 단계가 금속 기상 피착(vapor phase metal chemical deposition), 바람직하게는 전체 장치에 텅스텐(W) 피착의 수행을 포함한다는 것이 관찰될 수 있다. 트랙 트렌치들(2) 뿐만 아니라 모든 콘택트 홀들(3)을 채우는 두께를 가지며 가능한 한 표면을 평탄하게 한 금속층(4)을 형성하기 위해, 상기 단계에 사용된 금속은 각각 매 공동(cavity)을 균일하게 채우도록, 즉 소위 간극 충진(gap filling) 특성이 있어야 한다. 특히, 실리콘 장치가 제조되고 텅스텐이 상기 금속으로서 사용되는 경우에, 공지된 바와 같이, 텅스텐은 실리콘 기판 또는 2산화 실리콘 기판에 완전히 부착되지 않기 때문에, 상기 텅스텐 피착 작업은 부착성과 균일한 텅스텐 핵형성을 돕기 위한 목적으로 질화 티타늄(TiN)의 박층의 형성이 선행된다.
상기 질화 티타늄의 부착층은 양호하게 다음의 단계 순서에 의해 얻어진다. 먼저, 예비 티타늄(TiN) 피착이 이온 증발 또는 스퍼터링에 의해 수행된다. 이 장치는 다음에 80% 질소(N2)와 20% 수소(H2)로 구성된 분위기 하에서 130분의 기간 동안 585℃의 온도의 수평 오븐 내에서 어닐링 작업으로 처리된다. 이러한 어닐링 처리의 완료 시에, 장치는 이전의 것보다 높은 온도에서 더 어닐링 처리된 후에 스테치오메트릭 질화 티타늄(stechiometric titanium nitride)(TiN2)이 되는 가변 조성(variable composition)(TiNx)을 갖는 질화 티타늄층이 제공된다.
큰 트랙 트렌치(2) 상의 소망의 평탄화를 어렵게 하지 않지 않으면서, 높은 높이/폭 비율을 갖는 완전히 채워진 콘택트를 얻기 위해, 상기 언급된 텅스텐 피착은 양호하게 우수한 정합성(conformality)의 달성을 보장하는 저압 화학적 기상 피착(LPCVD)이 채택된다. 피착 공정은 핵형성, 콘택트 충진, 및 상호 접속의 3단계로 이루어진다.
핵형성 단계는 사일렌(SiH4)이 텅스텐 핵사플로라이드(WF6)를 화학적으로 감소시키는데 사용되는 저속 피착 단계이다. 상세히, 가능한 다양한 사일렌 감소 반등 중에서, 대부분은 반응은 다음과 같다.
2WF6+ 3SiH4→ 2W + 3SiF4↑ + 6H2↑
핵형성 단계의 목적은 약 400 옹스트롬의 두께를 갖는 텅스텐의 제1 박층을 생성하는 것이며, 후속 텅스텐층을 위해 시딩(seeding)되는 핵형성으로서 작용하고, 다음의 수소(H2) 감소 반응에 따라 피착이 행해진다.
WF6+ 3H2→ W + 6HF↑
실리콘 장치가 제조될 때, 수소(H2) 감소 반응이 질화 티타늄층에서 바로 촉진된다면, 가스 상태의 텅스텐 헥사플로라이드(WH6)는 실리콘 기판으로 확산할 수 있어, 다음의 반응이 발생한다.
2WF6+ 3Si → 2W + 3SiF4↑
웜홀(wormhole)이란 용어로서 공지되어 있는 가장 흔한 결점을 발생하는, 이러한 침입(intrusion)은 피착 작업이 사일렌 감소로 시작할 때 덜 발생한다.
다른 2개의 피착 단계는 수소(H2) 감소 공정들이다.
콘택트 필링(contact filling) 단계로서 공지되어 있는 제2 단계는 모든 콘택트 홀들(3)을 높은 높이/폭 비율로 채우는 것으로, 빈 영역들(빈 공간)이 발생하는 것을 방지한다.
마지막으로, 상호접속 단계로서 공지되어 있는 제3 단계는 가장 높은 피착 속도에서 발생하고 큰 트렌치들(2)이 우수한 평탄화로 채워지는 것을 보장한다.
도 1e를 참조함으로써, 상기 유전체 BPSG층(1)의 표면을 다시 노출시키고 높은 평탄화 형상을 실현하기 위해, 제1 금속화 레벨의 제조 공정의 후속 단계는 장치의 전체 표면 상의 상술한 바와 같은 양호하게 텅스텐의 상기 금속층(4) 상에 화학적 백 에칭 작업을 수행하는 단계를 포함하고, 그러므로 임의의 포토리소그래픽 패턴은 존재하지 않는 것이 관찰될 수 있다. 특히, 텅스텐 상의 백 에칭 작용은 광학 검출기가 상기 유전체 BPSG층(1)의 표면에 도달하였음을 나타낼 때 바로 중단되지는 않지만, 상기 표면 상에 존재하는 임의의 금속 잔여물이 제거되는 동안 소위 오버 에치로서 미리 설정된 기간 동안 계속된다.
상기 역 또는 백 에칭 작업은 양호하게 설퍼 헥사플로라이드(sulphur hexafluoride)(SF6) 및 아르곤(Ar)이 사용되는 플라즈마 이용 화학적 에칭이다. 이러한 경우에, 가장 중용한 파라미터는 화학적 에칭의 균일성이다. 이는 임의의 금속 잔여물이 상기 트렌치들(2) 내에 배열된 금속 트랙들 사이에 단락 회로 경로를 생성하는 것을 방지하기 위해 가능한 한 높아야 한다. 화학적 에칭 속도 균일성은 주로 에칭 챔버 내의 압력, 불활성 가스에 대한 반응 가스의 비율, 뿐만 아니라 웨이퍼 온도의 함수이다. 사실상, 에칭 속도는 챔버 내의 압력이 증가할 때 웨이퍼의 중앙 영역 내에서 더 높으며, 반대로, 챔버 내의 압력이 감소할 때는 웨이퍼는 그 단부들에서 더 빠르게 에칭될 것이다. 이러한 양상은 챔버 내의 높은 압력이 챔버의 중심부를 향해 플라즈마를 국한시키는 경향이 있고, 저압은 플라즈마가 챔버의 전체 용적을 균일하게 채우도록 하기 때문이다.
불활성 가스로서의 아르곤의 사용은 단지 설퍼 헥사플로라이드로 구성된 플라즈마에 대해 얻어지는 보다 나은 에칭 속도 균일성을 제공하며 이러한 균일성은 SF6/Ar 비율을 따른다. 더우기, 에칭 속도가 상기 웨이퍼의 워머 영역(warmer areas)에서 높다는 사실을 고려할 때, 웨이퍼의 온도는 중요한 계수이다. 온도 분포를 제어하기 위한 적절한 시스템의 사용은 우수한 온도 균일성과 이에 따른 우수한 화학적 에칭 속도 균일성이 웨이퍼 상에서 얻어지도록 한다.
상기 모든 관점에서, 텅스텐의 화학적 백 에칭을 위한 양호한 작업 과정은 3개의 단계, 즉 벌크 텅스텐을 에칭하는 단계, 잔여물들을 에칭하는 단계, 및 부착층을 에칭하는 단계를 포함한다.
벌크 텅스텐 에칭 단계 동안에, 이 텅스텐은 설퍼 헥사플로라이드(SF6) 및 아르곤(Ar)을 구성하는 고압 및 고 전력 이소트로픽 플라즈마에 의해 에칭된다.
잔여 에칭 단계 동안에, 상기 텅스텐 잔여물들은 이전의 단계에서 사용된 것과 동일한 화학 물질로 에칭되지만, 질화 티타늄(TiN)층에 대하여 높은 선택도를 이루도록, 낮은 기체 상태의 흐름 속도, 압력 및 전력에서 수행된다. 이러한 에칭 단게는 시간 제어된다.
질화 티타늄(TiN)층을 제어하는 부착층 에칭 단계 동안에, 염소(Cl2) 및 아르곤(Ar)으로 구성된 플라즈마가 사용된다. 이러한 단계에서, 텅스텐 층에 대한 선택도는 불소 화합물이 존재하지 않음을 고려할 때 매우 높다.
본 발명의 양호한 실시예가 화학적 기상 피착에 의해 사용된 텅스텐계 금속화를 참조로하여 설명되었다. 그러나, 본 발명의 교시로부터 벗어나지 않으면서, 임의의 오목부를 균일하게 채우는 특성을 상기 금속 재료에 첨가하는데 채용되는 임의의 기술적인 과정에 의해 피착된 알루미늄, 동, 및/또는 실리사이드와 같은 다른 금속 재료를 또한 사용 가능하다는 것을 이해하여야 한다.
도 1f를 참조하면, 제1 금속화 레벨의 피착 시에 최종 단계가 후속 금속화 레벨로부터 제1 금속화 레벨을 절연하기 위해 장치의 전체 평면에 유전체(5)를 피착하는 단계를 포함하는 것이 관찰될 수 있다. 양호하게, 상기 유전층(5)은 400℃ 이하의 온도에서 플라즈마 이용 피착에 의해 도포된 산화층이다. 상기 후속 금속화 레벨들은 회로 내의 제2 금속화 레벨의 트랙과 관련하여 유전층(5) 내에 트렌치들(2)을 정의 및 하부 제1 금속화 레벨에 대한 접촉 - 이러한 접촉은 비아 접촉(via contacts) 나타냄 - 과 관련하여 홀들(3)의 정의로부터 시작하는 제1 금속화 레벨을 실현하는데 사용된 것과 동일한 작업 순서를 반복함으로써 실현된다. 관찰될 수 있는 바로서, 평면 유전체(1')를 실현하기 위해 PMO 리플로우를 얻는데 필요한 것처럼 더이상 고온 열처리가 수행되지 않는다.
평면 조건을 유지할 필요가 없으며 종래의 금속화가 수용가능한 단일 금속화 레벨은 보호 오버코트(Protective Overcoat) 또는 PO로서 공지되어 있는 최종 패시베이션층은 포토리소그래픽 작업이 필요없고 평탄화가 요구되지 않는다는 사실을 고려할 때 최종적인 것이다.
끝으로, 본 발명에 따라 제안된 해결책에서는, 트랙 연속성이 보장되고 인접한 트랙들 사이의 단락 회로의 가능성이 제거되면서, 80% 보다 높은 평탄화 정도를 이루며 약 95%인 초기 유전체 PMO층(1')의 평탄화 정도에 의해 실질적으로 제한되는 멀티 레벨 금속화 반도체 장치를 실현하는 것이 가능해진다. 이러한 높은 평탄화 정도는 트랜지스터 게이트들과 같은 다른 회로 소자의 정의 시에 요구되는 것과 실질적으로 동일한 포토리소그래픽 마스크의 정렬 허용 오차에 의해 얻어진다. 게다가, 제안된 해결책은 금속층의 광 반사성과 관련된 문제점이 존재하지 않는데, 이 문제점은 포토리소그래픽 패턴이 산화물 유전층 상에 실현되었다는 사실을 고려할 때 특히 장치 소형화 진전에 따라 발생되며 결과적으로 포토리소그래픽 해상도의 요구 정도를 증가시키는 것이다.
본 발명의 양호한 실시예가 설명되었으며 여러가지 변형례가 상술한 바와 같이 제안되었지만, 본 기술 분야에 숙련된 당업자라면 첨부된 특허 청구의 범위에 정의된 본 발명의 범위로부터 벗어나지 않으면서 다양한 다른 변형 및 수정을 가할 수 있을 것이다.

Claims (13)

  1. 도전성 트랙(conductive tracks) 및 반도체 기판에 대한 콘택트(contacts)로 구성된 제1 금속화 레벨을 제조하는 단계와, 상기 제1 금속화 레벨 이후에 도전성 트랙 및 하부 금속화 레벨에 대한 콘택트로 구성된 다수의 금속화 레벨을 제조하는 단계를 포함하는 반도체 장치를 위한 고 평탄화의 멀티 레벨 금속화(multi-level metallization) 방법에 있어서, 상기 제1 금속화 레벨을 제조하는 단계는,
    금속화될 전체 장치에 유전 재료의 제1 층(1) - 상기 제1 층은 800℃ 내지 900℃의 온도 범위 내에서 리플로우(reflow)하는데 적합한 두께와 특성을 가짐 - 을 정합 피착(conformal deposition)하는 단계,
    특정한 응용에 필요한 정도로 피착된 층(1')을 평탄화하는데 충분한 시간 동안 상기 유전 재료(1')의 상기 리플로우 온도에서 열 처리하는 단계,
    유전 재료의 상기 제1 층(1)에 오버포즈된(overposed) 감광성 레지스트의 제1의 적합 구성 또는 패턴을 사용하고 유전 재료의 상기 제1 층을 선택적으로 화학적 에칭함으로써, 회로의 상기 제1 금속화 레벨의 상기 트랙들에 관련된 트렌치들(2)이 정해지는 제1 포토리소그래피 공정 단계,
    유전 재료의 상기 제1 층(1)에 오버포즈된 감광성 레지스트의 제2의 적합 구성 또는 패턴을 사용하고 유전 재료의 상기 제1 층(1)을 순차적으로 화학적 에칭함으로써, 회로의 상기 제1 금속화 레벨의 상기 기판에 대한 접촉에 관련된 홀들(3)이 정해지는 제2 포토리소그래피 공정 단계,
    유전 재료의 상기 제1 층(1)을 덮도록 상기 전체 장치 상에 금속 재료의 층(4)을 피착 - 상기 피착 기술은 상기 금속 재료에 선정된 오목부를 균일하게 채우고 표면을 가능한 한 평탄하게 하는 특성을 부여함 - 하는 단계,
    유전 재료의 상기 제1 층(1)의 표면을 다시 노출시키고 높은 평탄화 정도를 실현하도록 상기 전체 장치 상의 금속 재료의 상기 층(4)을 화학적 백 에칭(chemical back etching) - 상기 백 에칭은 유전 재료의 상기 제1 층(1)의 표면에 도달할 시에 중단되지 않지만, 상기 장치의 전체 표면 상에 오버 에치(over-etch)로서 미리 설정된 시간 기간 동안 연장됨 - 하는 단계, 및
    상기 전체 장치 상에, 450℃이하의 온도에서, 2개의 인접한 금속화 레벨의 금속 트랙들 사이에 요구되는 분리 유전 재료의 두께와 제조될 후속 금속화 레벨의 상호접속 금속 트랙들에 요구되는 두께의 합과 동일한 두께를 갖는 유전 재료의 제2 층(5)을 정합 피착하는 단계
    를 포함하며,
    상기 방법은 상기 제1 금속화 레벨 이후에 금속화 레벨들을 제조하는 것은 유전 재료의 상기 제1 층의 피착과 상기 유전 재료의 상기 리플로우 온도에서의 열 처리를 제외하고는, 상기 제1 금속화 레벨의 제조와 동일한 단계들과 동일한 단계 순서를 포함하며, 이러한 제조는 상기 제1 및 제2 포토리소그래피 공정에서 제조되는 금속화 레벨에 대응하는 적합한 레지스트 패턴들을 사용함으로써 행해지는 것을 특징으로 하는 멀티 레벨 금속화 방법.
  2. 제1항에 있어서, 유전 재료의 상기 제1 층(1)의 상기 적합한 두께는 상기 반도체 기판과 상기 상호접속 금속 트랙들 사이의 분리 유전 재료의 필요한 두께와 상기 상호접속 트랙들에 대한 필요한 두께의 합과 동일한 것을 특징으로 하는 멀티 레벨 금속화 방법.
  3. 제1항 또는 제2항에 있어서, 상기 제1 층(1)의 상기 유전 재료는 폴리 메탈 옥사이드(Poly Metal Oxide)(PMO) 또는 보론 포스포러스 실리콘 글라스(Boron Phosphorous Silicon Glass)(BPSG)인 것을 특징으로 하는 멀티 레벨 금속화 방법.
  4. 제1항에 있어서, 유전 재료의 상기 제1 층(1')의 상기 적합한 두께는 상기 반도체 기판과 상기 상호접속 금속 트랙들 간의 상기 분리 유전 재료의 두께와 동일하며, 상기 제1 금속화 레벨의 제조는, 상기 유전 재료의 상기 리플로우 온도에서 상기 열 처리가 수행된 후에, 상기 상호접속 금속 트랙들에 필요한 두께와 동일한 두께를 갖는, 금속화될 전체 장치 상에 유전 재료의 제3 층(1)을 정합 피착하는 단계를 포함하며, 상기 제1 포토레소그래피 공정 동안에, 상기 회로의 상기 제1 금속 레벨의 상기 트랙들에 관련된 상기 트렌치들(2)은 상기 제3 층(1)에 의해 한정되는 것을 특징으로 하는 멀티 레벨 금속화 방법.
  5. 제4항에 있어서, 상기 제1 층(1')의 상기 유전 재료는 폴리 메탈 옥사이드(PMO)이고 상기 제3 층(1)의 상기 유전 재료는 보론 포스포러스 실리콘 글라스(BPSG)인 것을 특징으로 하는 멀티 레벨 금속화 방법.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 제1 또는 제2 포토리스그래피 공정에서 제공된 상기 화학적 에칭 작업들 각각은 이방성 플라즈마 이용 화학적 에칭(anisotropic plasma assisted chemical etching) 또는 플리즈마 에칭인 것을 특징으로 하는 멀티 레벨 금속화 방법.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 전체 장치에 피착된 상기 금속 재료는 텅스텐(W)인 것을 특징으로 하는 멀티 레벨 금속화 방법.
  8. 제7항에 있어서, 상기 반도체 재료는 실리콘이고 텅스텐(W) 층(4)의 상기 피착은 질화 티타늄(TiN)의 박층의 형성 후에 이루어지는 것을 특징으로 하는 멀티 레벨 금속화 방법.
  9. 제7항 또는 제8항에 있어서, 텅스텐(W) 층(4)의 상기 피착은 저압 화학적 기상 피착(LPCVD)인 것을 특징으로 하는 멀티 레벨 금속화 방법.
  10. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 전체 장치 상에 피착된 상기 금속 재료는 알루미늄 및/또는 동 및/또는 실리사이드(silicide)인 것을 특징으로 하는 멀티 레벨 금속화 방법.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서, 금속 재료의 상기 층(4) 상에서 행해진 상기 화학적 백 에칭 작업은 고 균일 플라즈마 이용 화학적 에칭(high uniformity plasma assisted chemical etching)인 것을 특징으로 하는 멀티 레벨 금속화 방법.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서, 상기 전체 장치 상의 유전 재료의 제2 층(5)의 상기 피착은 400℃ 이하의 온도에서 실시된 산화층의 플라즈마 이용 피착인 것을 특징으로 하는 멀티 레벨 금속화 방법.
  13. 제1항 내지 제13항 중 어느 한 항 및 실질적으로 도시되고 설명된 바에 따른 반도체 장치에 대한 고 평탄화 멀티 레벨 금속화 방법.
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