KR19990010194A - Ferroelectric memory device using ferroelectric capacitor as cell capacitor - Google Patents
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- 239000003990 capacitor Substances 0.000 title abstract description 11
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 16
- 239000010410 layer Substances 0.000 claims description 14
- 239000011229 interlayer Substances 0.000 claims description 13
- 238000002955 isolation Methods 0.000 claims description 9
- 229910052697 platinum Inorganic materials 0.000 claims description 8
- 239000004065 semiconductor Substances 0.000 claims description 7
- 239000000758 substrate Substances 0.000 claims description 7
- 230000010287 polarization Effects 0.000 description 23
- 229910052751 metal Inorganic materials 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- 238000001514 detection method Methods 0.000 description 6
- 230000014759 maintenance of location Effects 0.000 description 5
- 238000005530 etching Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
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- H—ELECTRICITY
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- H01L28/60—Electrodes
- H01L28/65—Electrodes comprising a noble metal or a noble metal oxide, e.g. platinum (Pt), ruthenium (Ru), ruthenium dioxide (RuO2), iridium (Ir), iridium dioxide (IrO2)
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Abstract
본 발명은 강유전체 메모리소자에 관한 것으로, 스토리지 전극 및 플레이트 전극 사이에 강유전체막이 개재된 구조를 갖는 메모리 셀 커패시터에 있어서, 플레이트 전극의 면적이 스토리지 전극의 면적보다 큰 것을 특징으로 한다.The present invention relates to a ferroelectric memory device, wherein a memory cell capacitor having a structure in which a ferroelectric film is interposed between a storage electrode and a plate electrode is characterized in that the area of the plate electrode is larger than that of the storage electrode.
Description
본 발명은 반도체소자에 관한 것으로, 특히 강유전체 셀 커패시터를 갖는 강유전체 메모리소자에 관한 것이다.The present invention relates to a semiconductor device, and more particularly to a ferroelectric memory device having a ferroelectric cell capacitor.
강유전체 메모리소자는 비휘발성 메모리소자로서, 하나의 강유전체 커패시터 및 하나의 억세스 트랜지스터로 구성된 단위 셀을 널리 채택하고 있다. 이러한 강유전체 메모리소자의 단위 셀은 휘발성 메모리소자인 DRAM 셀의 구조와 유사하나, 셀 커패시터를 강유전체막으로 형성하는 점이 다르다. 즉, 강유전체 메모리소자의 셀은 분극 특성을 갖는 강유전체막을 셀 커패시터의 유전체막으로 사용함으로써 전원이 차단될지라도 전 상태의 정보를 그대로 유지한다. 이에 따라, 플래쉬 메모리소자와 같이 비휘발성 메모리소자의 특성을 갖는다. 게다가, 강유전체 메모리소자는 단위 셀에 정보를 기록하기 위한 전압으로서 일반적인 논리회로에 사용되는 5V 또는 그 이하의 전압을 사용할 수 있다. 따라서, 강유전체 메모리소자는 플래쉬 메모리소자에 비하여 전력소모가 낮으며 주변회로의 설계가 용이한 점이 있다.The ferroelectric memory device is a nonvolatile memory device, and widely adopts a unit cell composed of one ferroelectric capacitor and one access transistor. The unit cell of the ferroelectric memory device is similar to the structure of a DRAM cell which is a volatile memory device, except that the cell capacitor is formed of a ferroelectric film. That is, the cell of the ferroelectric memory device maintains the information of the previous state even when the power is cut off by using the ferroelectric film having polarization characteristics as the dielectric film of the cell capacitor. As a result, the flash memory device has characteristics of a nonvolatile memory device. In addition, the ferroelectric memory device may use a voltage of 5 V or less used in a general logic circuit as a voltage for writing information into a unit cell. Therefore, the ferroelectric memory device has a lower power consumption than the flash memory device and has an easy design of a peripheral circuit.
도 1은 종래의 강유전체 메모리소자의 단위 셀을 도시한 단면도이다.1 is a cross-sectional view illustrating a unit cell of a conventional ferroelectric memory device.
도 1을 참조하면, 종래의 강유전체 메모리소자의 단위 셀은 반도체기판(1)과, 상기 반도체기판(1)의 소정영역에 형성되어 활성영역을 한정하는 소자분리막(3)과, 상기 활성영역에 형성된 게이트 전극(5) 및 소오스/드레인 영역(7a, 7b)으로 구성된 억세스 트랜지스터와, 상기 억세스 트랜지스터의 소오스 영역(7a)을 노출시키면서 상기 소자분리막(3) 및 상기 트랜지스터 상부를 덮는 제1 층간절연막 패턴(9)과, 상기 소자분리막(3) 상의 층간절연막 패턴(9) 상에 형성된 스토리지 전극(11)과, 상기 스토리지 전극(11)의 소정영역 상에 순차적으로 적층된 강유전체막 패턴(13) 및 플레이트 전극(15)과, 상기 스토리지 전극의 소정영역 및 상기 소오스 영역(7a)을 노출시키는 제2 층간절연막 패턴(17)과, 상기 노출된 스토리지 전극(11) 및 상기 노출된 소오스 영역(7a)을 서로 연결시키는 도전막 패턴(19)을 구비한다. 여기서, 상기 스토리지 전극(11) 및 플레이트 전극(15)으로는 내산화성이 우수한 백금막이 널리 사용되며, 상기 강유전체막(13)으로는 PZT막이 널리 사용된다. 그리고, 상기 강유전체막 패턴(13)을 형성하기 위하여 스토리지 전극(11)이 형성된 결과물 전면에 강유전체막 및 플레이트 전극용 백금막을 형성하고 상부전극용 백금막 및 강유전체막을 패터닝할 때, 강유전체막 패턴(13)의 측벽(A)은 70°내지 85°의 경사를 가지며 식각 손상이 가해진다. 이와 같이 식각 손상이 가해진 강유전체막 패턴(13)의 측벽(A)은 강유전체막의 고유한 조성구조인 페로프스카이트(perovoskite) 구조가 파괴되어 강유전체막의 특성을 잃는다. 이에 따라, 플레이트 전극 및 스토리지 전극 사이에 누설전류가 흐르게 된다. 이와 같이 측벽에 식각손상이 가해진 강유전체막의 히스테리시스 특성을 측정한 결과가 도 2에 도시되었다. 도 2에서 가로축은 강유전체막의 하부에 형성된 스토리지 전극, 즉 하부전극을 접지시킨 상태에서 플레이트 전극에 인가되는 전압을 나타내고, 세로축은 플레이트 전극에 인가되는 전압에 따른 분극의 세기를 나타낸다.Referring to FIG. 1, a unit cell of a conventional ferroelectric memory device includes a semiconductor substrate 1, a device isolation film 3 formed in a predetermined region of the semiconductor substrate 1 to define an active region, An access transistor comprising the formed gate electrode 5 and source / drain regions 7a and 7b, and a first interlayer insulating layer covering the device isolation layer 3 and the upper portion of the transistor while exposing the source region 7a of the access transistor. The pattern 9, the storage electrode 11 formed on the interlayer insulating film pattern 9 on the device isolation layer 3, and the ferroelectric film pattern 13 sequentially stacked on a predetermined region of the storage electrode 11. And a plate electrode 15, a second interlayer insulating layer pattern 17 exposing a predetermined region of the storage electrode and the source region 7a, the exposed storage electrode 11 and the exposed source region 7a. ) Each other A conductive film pattern 19 to be connected is provided. Here, a platinum film having excellent oxidation resistance is widely used as the storage electrode 11 and the plate electrode 15, and a PZT film is widely used as the ferroelectric film 13. In addition, when the ferroelectric film and the plate electrode platinum film are formed on the entire surface of the resultant product on which the storage electrode 11 is formed to form the ferroelectric film pattern 13 and the upper electrode platinum film and the ferroelectric film are patterned, the ferroelectric film pattern 13 The side wall A of) has an inclination of 70 ° to 85 ° and is subjected to etching damage. As described above, the sidewall A of the ferroelectric film pattern 13 to which the etch damage is applied is destroyed in the perovskite structure, which is a unique composition of the ferroelectric film, and thus loses the characteristics of the ferroelectric film. As a result, a leakage current flows between the plate electrode and the storage electrode. As shown in FIG. 2, the hysteresis characteristics of the ferroelectric film to which the etch damage is applied to the sidewalls are measured. In FIG. 2, the horizontal axis represents a voltage applied to the plate electrode while the storage electrode formed under the ferroelectric film, that is, the bottom electrode is grounded, and the vertical axis represents the intensity of polarization according to the voltage applied to the plate electrode.
도 2를 참조하면, 점선으로 표시한 곡선은 강유전체막의 이상적인 히스테리시스 특성곡선으로서 원점에 대하여 대칭인 특성을 보인다. 따라서, 강유전체막의 이상적인 히스테리시스 특성곡선에 있어서, 양의 최대분극(+Pm)의 절대값 및 음의 최대분극(-Pm)의 절대값은 동일하고, 양의 잔류분극(+Pr)의 절대값 및 음의 잔류분극(-Pr)의 절대값 또한 동일하다. 이에 반하여, 실선으로 표시한 강유전체막의 실제 히스테리시스 특성곡선은 이상적인 히스테리시스 특성곡선이 양의 전압(+V) 방향으로 임프린트(imprint)된 현상을 보여 더 이상 원점에 대하여 대칭인 특성을 보이지 않는다. 이는, 강유전체막 패턴의 측벽에 가해진 식각손상에 기인하는 결과이다. 이에 따라, 실제의 양의 잔류분극(+Pr')은 이상적인 양의 잔류분극(+Pr)에 비하여 감소되고, 실제의 음의 잔류분극(-Pr')은 이상적인 음의 잔류분극(-Pr)에 비하여 절대값이 증가한다. 그리고, 실제의 양의 최대분극(+Pm')을 얻는 데 필요한 전압(+Vm')은 이상적인 양의 최대분극(+Pm)을 얻는 데 필요한 전압(+Vm)에 비하여 높으며, 실제의 음의 최대분극(-Pm')을 얻는 데 필요한 전압(-Vm')은 이상적인 음의 최대분극(-Pm)을 얻는 데 필요한 전압(-Vm)에 비하여 그 절대값이 작다.Referring to FIG. 2, the curve indicated by the dotted line shows an ideal hysteresis characteristic curve of the ferroelectric film, which is symmetrical with respect to the origin. Therefore, in the ideal hysteresis characteristic curve of the ferroelectric film, the absolute value of positive maximum polarization (+ Pm) and the absolute value of negative maximum polarization (-Pm) are the same, and the absolute value of positive residual polarization (+ Pr) and The absolute value of the negative residual polarization (-Pr) is also the same. On the contrary, the actual hysteresis characteristic curve of the ferroelectric film shown by the solid line shows that the ideal hysteresis characteristic curve is imprinted in the positive voltage (+ V) direction, and thus no longer symmetrical with respect to the origin. This is a result due to the etching damage applied to the sidewall of the ferroelectric film pattern. Accordingly, the actual positive residual polarization (+ Pr ') is reduced compared to the ideal positive residual polarization (+ Pr), and the actual negative residual polarization (-Pr') is the ideal negative residual polarization (-Pr). Absolute value increases compared to In addition, the voltage (+ Vm ') necessary to obtain the actual positive maximum polarization (+ Pm') is higher than the voltage (+ Vm) required to obtain the ideal positive maximum polarization (+ Pm), and the actual negative The voltage (-Vm ') necessary to obtain the maximum polarization (-Pm') is smaller than the voltage (-Vm) necessary to obtain the ideal negative maximum polarization (-Pm).
상술한 바와 같이, 강유전체막의 실제의 분극 특성으로부터 논리 1에 해당하는 정보를 나타내는 양의 잔류분극(+Pr')이 감소함을 알 수 있다. 이에 따라, 강유전체 메모리소자의 셀에 저장된 정보(논리 1)를 읽어내는 동작시 감지여유도(sensing margin)가 감소하여 오동작을 발생시킨다. 또한, 상부전극 및 하부전극 사이에 누설전류가 발생하여 정보유지 특성이 열화된다.As described above, it can be seen from the actual polarization characteristics of the ferroelectric film that the positive residual polarization (+ Pr ') representing information corresponding to logic 1 is reduced. As a result, a sensing margin decreases when an operation of reading information (logic 1) stored in a cell of the ferroelectric memory device causes malfunction. In addition, leakage current is generated between the upper electrode and the lower electrode, resulting in deterioration of information retention characteristics.
본 발명의 목적은 상기 문제점을 해결하기 위하여 안출된 것으로, 메모리 셀에 저장된 정보의 유지특성을 개선시킬 수 있을 뿐만 아니라 읽기 동작시 감지 여유도를 개선시킬 수 있는 강유전체 메모리소자를 제공하는 데 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a ferroelectric memory device capable of improving not only the retention characteristic of information stored in a memory cell but also the detection margin during a read operation.
도 1은 종래의 강유전체 메모리소자의 단위 셀을 도시한 단면도이다.1 is a cross-sectional view illustrating a unit cell of a conventional ferroelectric memory device.
도 2는 강유전체막의 이상적인 특성 및 실제의 특성을 함께 도시한 히스테리시스 루프곡선들이다.2 are hysteresis loop curves showing both ideal and practical characteristics of a ferroelectric film.
도 3은 본 발명의 일 실시예에 따른 강유전체 메모리소자의 단위 셀을 도시한 단면도이다.3 is a cross-sectional view illustrating a unit cell of a ferroelectric memory device according to an embodiment of the present invention.
도 4는 본 발명의 다른 실시예에 따른 강유전체 메모리소자의 단위 셀을 도시한 단면도이다.4 is a cross-sectional view illustrating a unit cell of a ferroelectric memory device according to another embodiment of the present invention.
상기 목적을 달성하기 위하여 본 발명은 하나의 강유전체 커패시터 및 하나의 억세스 트랜지스터로 구성된 강유전체 메모리 셀에 있어서, 상기 강유전체 커패시터의 플레이트 전극 면적이 상기 억세스 트랜지스터의 소오스 영역과 연결된 스토리지 전극 면적보다 큰 것을 특징으로 한다.In order to achieve the above object, the present invention provides a ferroelectric memory cell including one ferroelectric capacitor and one access transistor, wherein the plate electrode area of the ferroelectric capacitor is larger than the storage electrode area connected to the source region of the access transistor. do.
본 발명에 의하면, 스토리지 전극을 접지시킨 상태에서 플레이트 전극에 전압을 가할 때 강유전체막 패턴의 측벽에 식각손상이 가해진 상태일지라도 양의 잔류분극이 음의 잔류분극보다 그 절대값이 크다. 따라서, 논리 1에 해당하는 정보를 읽을 때 감지여유도를 개선시킬 수 있다.According to the present invention, the positive residual polarization is larger than the negative residual polarization even when the etch damage is applied to the sidewall of the ferroelectric film pattern when voltage is applied to the plate electrode while the storage electrode is grounded. Therefore, the detection margin can be improved when reading information corresponding to logic 1.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 3은 본 발명의 일 실시예에 따른 강유전체 메모리소자의 단의 셀을 도시한 단면도이다.3 is a cross-sectional view illustrating a cell of a stage of a ferroelectric memory device according to an embodiment of the present invention.
도 3을 참조하여 본 발명의 강유전체 메모리 셀을 형성하는 방법을 설명하면 다음과 같다. 먼저, 반도체기판(51)의 소정영역 상에 활성영역을 한정하는 소자분리막(53)을 형성한다. 이어서, 상기 활성영역에 통상의 방법으로 게이트 전극(55) 및 소오스/드레인 영역(57a, 57b)을 형성함으로써 메모리 셀의 억세스 트랜지스터를 완성한다. 다음에, 상기 억세스 트랜지스터가 형성된 결과물 전면에 제1 층간절연막을 형성하고, 제1 층간절연막의 소정영역, 즉 억세스 트랜지스터와 이웃한 소자분리막(53) 상부에 플레이트 전극(61)을 형성한다. 여기서, 상기 플레이트 전극(61)은 내산화성이 우수한 백금막으로 형성하는 것이 바람직하다. 계속해서, 상기 플레이트 전극(61)이 형성된 결과물 전면에 PZT막과 같은 강유전체막 및 스토리지 전극용 금속막을 차례로 형성하고, 스토리지 전극용 금속막 및 강유전체막을 연속적으로 패터닝하여 플레이트 전극(61)의 소정영역 상에 차례로 적층된 강유전체막 패턴(63) 및 스토리지 전극(65)을 형성한다. 여기서, 상기 스토리지 전극용 금속막은 플레이트 전극(61)과 동일한 물질막, 예컨대 금속막으로 형성하는 것이 바람직하다. 이때, 상기 강유전체막 패턴(63)의 측벽은 경사진 형태로 식각되며, 그 측벽에 식각손상이 가해진다. 이에 따라, 강유전체막의 히스테리시스 특성이 도 2에서 설명한 바와 같이 임프린트(imprint)된 결과를 보인다. 그러나, 본 발명에서는 도 1에서 설명한 종래의 강유전체 커패시터 구조와는 다르게 플레이트 전극(61)이 스토리지 전극(65)의 하부에 위치하도록 형성함으로써 도 2의 가로축이 나타내는 전압의 극성이 반대되는 결과를 갖는다. 결과적으로, 스토리지 전극을 접지시킨 상태에서 플레이트 전극에 양의 전압을 가하여 양의 최대분극을 발생시킨 다음에 플레이트 전극의 전압을 0V로 감소시키면, 강유전체막 내에 잔류하는 양의 잔류분극은 도 1에서 설명한 실제의 히스테리시스 특성에서 음의 잔류분극(-Pr')에 해당하는 크기를 갖는다. 따라서, 강유전체 커패시터에 저장된 논리 1에 해당하는 정보를 읽는 동작시 감지 여유도가 보다 더 증가된다.A method of forming the ferroelectric memory cell of the present invention will be described with reference to FIG. 3. First, an element isolation film 53 defining an active region is formed on a predetermined region of the semiconductor substrate 51. Subsequently, the gate electrode 55 and the source / drain regions 57a and 57b are formed in the active region in a conventional manner to complete the access transistor of the memory cell. Next, a first interlayer insulating film is formed on the entire surface of the resultant in which the access transistor is formed, and a plate electrode 61 is formed on a predetermined region of the first interlayer insulating film, that is, on the device isolation layer 53 adjacent to the access transistor. Here, the plate electrode 61 is preferably formed of a platinum film excellent in oxidation resistance. Subsequently, a ferroelectric film such as a PZT film and a metal film for a storage electrode are sequentially formed on the entire surface of the resultant on which the plate electrode 61 is formed, and the metal film for the storage electrode and the ferroelectric film are successively patterned to form a predetermined region of the plate electrode 61. The ferroelectric film pattern 63 and the storage electrode 65 are sequentially stacked on the substrate. Here, the storage electrode metal film is preferably formed of the same material film as the plate electrode 61, for example, a metal film. At this time, the sidewalls of the ferroelectric film pattern 63 are etched in an inclined form, and etching damage is applied to the sidewalls. As a result, the hysteresis characteristics of the ferroelectric film are imprinted as described with reference to FIG. 2. However, in the present invention, unlike the conventional ferroelectric capacitor structure described with reference to FIG. 1, the plate electrode 61 is formed to be positioned below the storage electrode 65, resulting in the polarity of the voltage represented by the horizontal axis of FIG. 2 being reversed. . As a result, if a positive maximum polarization is generated by applying a positive voltage to the plate electrode while the storage electrode is grounded, and then the voltage of the plate electrode is reduced to 0 V, the positive residual polarization remaining in the ferroelectric film is shown in FIG. In the actual hysteresis characteristic described, it has a magnitude corresponding to a negative residual polarization (-Pr '). Therefore, the detection margin is further increased during the operation of reading information corresponding to logic 1 stored in the ferroelectric capacitor.
이어서, 상기 스토리지 전극(65)이 형성된 결과물 전면에 제2 층간절연막을 형성한 다음, 제2 층간절연막 및 제1 층간절연막을 연속적으로 패터닝하여 상기 스토리지 전극(65) 및 상기 소오스 영역(57a)을 노출시키는 제1 및 제2 층간절연막 패턴(59, 67)을 형성한다. 그리고, 상기 노출된 스토리지 전극(65) 및 소오스 영역(57a)을 연결시키는 도전막 패턴(69)을 형성함으로써, 본 발명의 일 실시예에 의한 강유전체 메모리 셀을 완성한다. 여기서, 드레인 영역(57b)과 연결되는 비트라인(도시하지 않음)은 통상의 방법으로 형성한다.Subsequently, a second interlayer insulating film is formed on the entire surface of the product on which the storage electrode 65 is formed, and then the second interlayer insulating film and the first interlayer insulating film are successively patterned to form the storage electrode 65 and the source region 57a. First and second interlayer insulating film patterns 59 and 67 are formed to be exposed. The ferroelectric memory cell according to the exemplary embodiment of the present invention is completed by forming the conductive layer pattern 69 connecting the exposed storage electrode 65 and the source region 57a. Here, a bit line (not shown) connected to the drain region 57b is formed by a conventional method.
상술한 바와 같이 본 발명의 일 실시예에 의하면, 스토리지 전극 하부에 플레이트 전극을 형성함으로써, 양의 잔류분극을 증가시킬 수 있다. 따라서, 읽기 동작시 감지여유도를 개선시킬 수 있음은 물론 정보유지 특성 또한 개선시킬 수 있다.As described above, according to the exemplary embodiment of the present invention, a positive residual polarization may be increased by forming a plate electrode under the storage electrode. Therefore, the detection margin can be improved in the read operation as well as the information retention characteristic.
도 4는 본 발명의 다른 실시예에 따른 강유전체 메모리 셀을 도시한 단면도이다.4 is a cross-sectional view illustrating a ferroelectric memory cell according to another exemplary embodiment of the present invention.
도 4를 참조하여 본 발명의 강유전체 메모리 셀을 형성하는 방법을 설명하면 다음과 같다. 먼저, 반도체기판(101)의 소정영역에 활성영역을 한정하는 소자분리막(103)을 형성한다. 다음에, 상기 활성영역에 통상의 방법으로 게이트 전극(105) 및 소오스/드레인 영역(107a, 107b)으로 구성된 억세스 트랜지스터를 형성한다. 이어서, 상기 억세스 트랜지스터가 형성된 결과물 전면에 층간절연막을 형성하고, 층간절연막을 패터닝하여 소오스 영역(107a)을 노출시키는 스토리지 콘택홀을 구비하는 층간절연막 패턴(109)을 형성한다. 이어서, 상기 스토리지 콘택홀을 채우는 플러그 패턴(111)을 형성한다. 상기 플러그 패턴(111)은 통상의 방법에 의해 도전막으로 형성한다. 계속해서, 상기 플러그 패턴(111) 상에 내산화성이 우수한 금속막, 예컨대 백금막으로 스토리지 전극(113)을 형성한다. 그리고, 상기 스토리지 전극(113)이 형성된 결과물 전면에 강유전체막, 예컨대 PZT막을 형성한 다음, 이를 패터닝하여 스토리지 전극(113)의 상부면 및 측벽을 덮는 강유전체막 패턴(115)을 형성한다. 이어서, 상기 강유전체막 패턴(115)이 형성된 결과물 전면에 금속막, 예컨대 백금막을 형성한다. 그리고, 상기 금속막을 패터닝하여 상기 강유전체막 패턴(115)의 표면을 덮도록 스토리지 전극(113)의 면적보다 더 넓은 면적을 갖는 플레이트 전극(117)을 형성함으로써, 본 발명의 다른 실시예에 의한 강유전체 메모리 셀을 완성한다. 여기서, 드레인 영역(107b)과 연결되는 비트라인(도시하지 않음)은 통상의 방법으로 형성한다. 이와 같이 형성된 강유전체막 패턴은 도 3에서 설명된 본 발명의 일 실시예에 의한 강유전체막 패턴의 히스테리시스 특성과 동일한 특성을 갖는다. 따라서, 읽기 동작시 감지여유도를 개선시킬 수 있음은 물론 정보유지 특성 또한 개선시킬 수 있다.A method of forming the ferroelectric memory cell of the present invention will be described with reference to FIG. 4. First, an isolation layer 103 is formed in a predetermined region of the semiconductor substrate 101 to define an active region. Next, an access transistor composed of the gate electrode 105 and the source / drain regions 107a and 107b is formed in the active region in a conventional manner. Subsequently, an interlayer insulating film is formed on the entire surface of the resultant in which the access transistor is formed, and the interlayer insulating film is patterned to form an interlayer insulating film pattern 109 having a storage contact hole exposing the source region 107a. Subsequently, a plug pattern 111 filling the storage contact hole is formed. The plug pattern 111 is formed of a conductive film by a conventional method. Subsequently, the storage electrode 113 is formed of a metal film having excellent oxidation resistance, for example, a platinum film, on the plug pattern 111. In addition, a ferroelectric layer, for example, a PZT layer, is formed on the entire surface of the resultant on which the storage electrode 113 is formed, and then patterned to form a ferroelectric layer pattern 115 covering the top surface and sidewalls of the storage electrode 113. Subsequently, a metal film, for example, a platinum film, is formed on the entire surface of the resultant product in which the ferroelectric film pattern 115 is formed. The metal film is patterned to form a plate electrode 117 having an area larger than that of the storage electrode 113 so as to cover the surface of the ferroelectric film pattern 115 to thereby form a ferroelectric material according to another embodiment of the present invention. Complete the memory cell. Here, a bit line (not shown) connected to the drain region 107b is formed by a conventional method. The ferroelectric film pattern thus formed has the same characteristics as the hysteresis characteristics of the ferroelectric film pattern according to an embodiment of the present invention described in FIG. Therefore, the detection margin can be improved in the read operation as well as the information retention characteristic.
본 발명은 상기 실시예들에 한정되지 않고 당업자의 수준에서 그 변형 및 개량이 가능하다.The present invention is not limited to the above embodiments, and modifications and improvements are possible at the level of those skilled in the art.
상술한 바와 같이 본 발명에 의하면, 강유전체막 패턴의 측벽에 식각손상이 가해질지라도 임프린트된 강유전체막 패턴의 히스테리시스 특성을 이용하여 양의 잔류분극을 증대시킬 수 있다. 이에 따라, 읽기동작시 감지여유도를 증가시킬 수 있음은 물론, 정보유지 특성을 개선시킬 수 있다.As described above, according to the present invention, even if etching damage is applied to the sidewall of the ferroelectric film pattern, the positive residual polarization can be increased by using the hysteresis characteristics of the imprinted ferroelectric film pattern. Accordingly, the detection margin may be increased during the read operation, and the information retention characteristic may be improved.
Claims (8)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970032892A KR19990010194A (en) | 1997-07-15 | 1997-07-15 | Ferroelectric memory device using ferroelectric capacitor as cell capacitor |
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| Application Number | Priority Date | Filing Date | Title |
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| KR1019970032892A KR19990010194A (en) | 1997-07-15 | 1997-07-15 | Ferroelectric memory device using ferroelectric capacitor as cell capacitor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19990010194A true KR19990010194A (en) | 1999-02-05 |
Family
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970032892A KR19990010194A (en) | 1997-07-15 | 1997-07-15 | Ferroelectric memory device using ferroelectric capacitor as cell capacitor |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19990010194A (en) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH04356958A (en) * | 1991-06-03 | 1992-12-10 | Mitsubishi Electric Corp | Semiconductor memory and its manufacture |
| JPH09129827A (en) * | 1995-11-02 | 1997-05-16 | Sony Corp | Ferroelectric capacitor |
| JPH09167796A (en) * | 1995-12-15 | 1997-06-24 | Sony Corp | Ferroelectric storage device |
-
1997
- 1997-07-15 KR KR1019970032892A patent/KR19990010194A/en not_active Application Discontinuation
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