KR0161428B1 - Non-volatile memory device & method for making thereof - Google Patents
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Abstract
공정을 단순화할 수 있는 비휘발성 반도체 메모리장치에 관하여 게시한다. 본 발명은 셀 트랜지스터의 부유 게이트 전극과 주변회로의 저전압 트랜지스터의 제어 게이트 전극의 하부에 동일한 두께의 게이트 절연막을 형성하고, 선택 트랜지스터의 부유 게이트 전극과 주변회로의 고전압 트랜지스터의 제어 게이트 전극의 하부에 동일한 두께의 게이트 절연막을 형성하는 제조 공정에서 포토레지스트막의 형성 및 제거 과정이 2번 사용되던 것이 본 발명에서는 1번만으로 가능하기 때문에 그만큼 제조시간을 단축하고 따라서 비용도 절감된다.Disclosed is a nonvolatile semiconductor memory device that can simplify the process. The present invention forms a gate insulating film having the same thickness below the floating gate electrode of the cell transistor and the control gate electrode of the low voltage transistor of the peripheral circuit, and below the floating gate electrode of the selection transistor and the control gate electrode of the high voltage transistor of the peripheral circuit. In the present invention, since the formation and removal of the photoresist film is used twice in the manufacturing process of forming the gate insulating film of the same thickness, the manufacturing time can be shortened by only one time, thus reducing the manufacturing time and thus reducing the cost.
Description
제1도는 종래 기술에 의한 플래쉬(flash) EEPROM 반도체장치를 도시한 단면도이다.1 is a cross-sectional view showing a flash EEPROM semiconductor device according to the prior art.
제2도 내지 제6도는 제1도에 도시한 플래쉬(flash) EEPROM 반도체장치의 제조방법을 설명하기 위하여 도시한 단면도들이다.2 through 6 are cross-sectional views illustrating a method of manufacturing the flash EEPROM semiconductor device shown in FIG.
제7도는 본 발명에 의한 비휘발성 반도체 메모리 장치의 일 실시예를 도시한 단면도이다.7 is a cross-sectional view showing an embodiment of a nonvolatile semiconductor memory device according to the present invention.
제8도 내지 제11도는 제7도에 도시한 비휘발성 반도체 메모리 장치의 제조방법을 설명하기 위하여 도시한 단면도들이다.8 through 11 are cross-sectional views illustrating a method of manufacturing the nonvolatile semiconductor memory device shown in FIG. 7.
본 발명은 비휘발성 반도체 메모리 장치(이하, '비휘발성 메모리장치'라 칭함)에 관한 것으로, 특히 공정을 단순화할 수 있는 비휘발성 메모리 장치에 관한 것이다.The present invention relates to a nonvolatile semiconductor memory device (hereinafter referred to as a nonvolatile memory device), and more particularly to a nonvolatile memory device that can simplify the process.
데이터 처리 시스템에 있어서 정보를 저장하기 위한 기억 장치는 대단한 중요성을 가지고 있다. 반도체 메모리 장치는 전원 공급이 중단되면 메모리 내용을 손실하는 휘발성(Volatile) 메모리장치와 계속 저장하는 비휘발성(Nonvolatile) 메모리 장치가 있다. 상기 비휘발성 메모리 장치는 입력된 데이터를 읽기만 할 수 있는 ROM(read only memory)과 입력된 데이터를 전기적 방법을 이용하여 수정할 수 있는 EEPROM(Electrically Erasable Programmable Read Only Memory)으로 크게 분류할 수 있다. 또한, 상기 EEPROM으로 일괄적인 소거기능을 가진 플래쉬 메모리 장치가 있으며, 상기 비휘발성 메모리 장치로써 EEPROM은 일반적으로 모스(MOS) 부유게이트(Floating gate electrode)를 채용한 구조가 널리 사용되고 있다. 이러한 모스 부유게이트를 채용한 비휘발성 메모리 장치는 반도체 기판과 전기적으로 절연시킨 전도성 물질로 된 부유게이트를 사용하며, 또 이 부유게이트는 반도체 기판과 용량결합이 되어있으므로 하전 상태를 감지하는 모스 트랜지스터의 역할을 하게된다. 따라서 부유게이트의 전하의 존재 여부에 따라, 이 모스(MOS) 트랜지스터는 전도 상태(ON) 또는 비전도 상태(OFF)로 있게 되어 데이터 :1 또는 0을 저장하게 된다. 한편, 플래쉬 EEPROM은 상기 데이터를 저장하는 장소인 셀 어레이(cell array)를 가지고 있다. 셀 어레이는 데이터를 직접 저장하는 셀 트랜지스터와 셀 트랜지스터를 선택하기 위한 선택(selection) 트랜지스터로 구성되어 있다. 상기 데이터의 쓰기 및 소거를 위하여 셀 트랜지스터의 게이트 전극과 드레인 전극에 고전압(공급전압 : 18 - 20V)을 인가하면 드레인에서 소오스로 이동하는 전자가 셀 트랜지스터의 게이트 절연막을 터널링(tunneling)하여 부유게이트에 트랩(trap)되거나, 또는 그 반대로 부유게이트에 트랩(trap)되어 있는 전자가 게이트 절연막을 통해 반도체 기판으로 빠져 나간다. 따라서, 상기 셀 트랜지스터의 게이트 절연막은 전자가 낮은 전압에서도 쉽게 터널링할 수 있도록 두께가 얇아야 한다. 일반적으로 전자의 터널링을 위한 게이트 절연막의 두께는 90 - 100Å 정도이다. 상술한 바와 같이, 플래쉬 EEPROM에는 모스 트랜지스터의 드레인 전극에 사용되는 Vcc전압 외에 데이터를 저장하거나 소거하는데 사용되는 높은 전압(18 - 20V)이 필요하다. 여기서, Vcc는 통상 3.3V 또는 5V이다. 이에 따라, 주변회로 역시 Vcc로 구동되는 트랜지스터(이하, 저전압 트랜지스터라 칭함)와 Vcc보다 높은 전압으로 구동되는 트랜지스터(이하, 고전압 트랜지스터라 칭함)가 필요하게 된다. 이와 같은 필요성에 맞추어 종래 기술에서는 주변회로의 저전압 트랜지스터, 주변회로의 고전압 트랜지스터, 셀 트랜지스터 및 선택 트랜지스터의 게이트 절연막의 두께를 제각각 다르게 형성한다.Storage devices for storing information are of great importance in data processing systems. The semiconductor memory device includes a volatile memory device that loses memory contents when a power supply is interrupted and a nonvolatile memory device that continues to store the memory. The nonvolatile memory device may be classified into a read only memory (ROM) capable of reading only input data and an electrically erasable programmable read only memory (EEPROM) capable of modifying the input data using an electrical method. In addition, there is a flash memory device having a bulk erase function as the EEPROM, and as the nonvolatile memory device, an EEPROM generally employs a MOS floating gate electrode. The nonvolatile memory device employing such a MOS floating gate uses a floating gate made of a conductive material electrically insulated from the semiconductor substrate, and since the floating gate is capacitively coupled with the semiconductor substrate, the MOS transistor detects a charged state. It will play a role. Therefore, depending on the presence or absence of charge in the floating gate, the MOS transistor is in a conductive state (ON) or a non-conductive state (OFF) to store data: 1 or 0. Meanwhile, the flash EEPROM has a cell array which is a place for storing the data. The cell array is composed of a cell transistor that stores data directly and a selection transistor for selecting the cell transistor. When a high voltage (supply voltage: 18-20V) is applied to the gate electrode and the drain electrode of the cell transistor for writing and erasing the data, electrons moving from the drain to the source tunnel the gate insulating film of the cell transistor to float the gate. The electrons trapped in the trap or vice versa are trapped in the semiconductor substrate through the gate insulating film. Therefore, the gate insulating film of the cell transistor should be thin so that electrons can easily tunnel at low voltage. In general, the thickness of the gate insulating film for tunneling of electrons is about 90-100 μs. As described above, the flash EEPROM requires a high voltage (18-20V) used to store or erase data in addition to the Vcc voltage used for the drain electrode of the MOS transistor. Here, Vcc is usually 3.3V or 5V. Accordingly, a peripheral circuit also requires a transistor driven by Vcc (hereinafter referred to as a low voltage transistor) and a transistor driven by a voltage higher than Vcc (hereinafter referred to as a high voltage transistor). In accordance with such a necessity, in the related art, thicknesses of the low voltage transistor of the peripheral circuit, the high voltage transistor of the peripheral circuit, the cell transistor, and the gate insulating film of the selection transistor are respectively different.
제1도는 종래 기술에 의한 플래쉬(flash) EEPROM 반도체 장치를 도시한 단면도이다. 반도체 기판(1)에 필드 산화막(3)에 의해 셀 어레이 영역(A, B)과 주변회로의 저전압 트랜지스터(C) 및 주변회로의 고전압 트랜지스터 영역(D)이 한정되어 있다. 셀 어레이 영역(A, B)은 다시 셀 트랜지스터 영역(A)과 선택 트랜지스터 영역(B)으로 구분된다. 상기 셀 트랜지스터 영역(A)에는 셀 트랜지스터의 게이트 산화막(7)과 게이트 전극(25)이 있고, 선택 트랜지스터 영역(B)에는 선택 트랜지스터의 게이트 산화막(14)과 게이트 전극(26)이 있으며, 주변회로의 저전압 트랜지스터 영역(C)에는 저전압 트랜지스터의 게이트 산화막(22)과 게이트 전극(27)이 있고, 주변회로의 고전압 트랜지스터 영역(D)에는 고전압 트랜지스터를 위한 게이트 산화막(21)과 게이트 전극(28)이 있다. 그런데, 각 영역(A, B, C, D)의 게이트 산화막(7, 14, 21, 22)의 두께는 제각각 다르다. 일반적으로 셀 트랜지스터의 게이트 산화막(7)은 90 - 100Å, 선택 트랜지스터의 게이트 산화막(14)은 약 220Å, 주변회로의 저전압 트랜지스터의 게이트 산화막(22)은 약 110Å, 주변회로의 고전압 트랜지스터의 게이트 산화막(21)은 약 340Å 정도이다.1 is a cross-sectional view showing a flash EEPROM semiconductor device according to the prior art. The field oxide film 3 defines the cell array regions A and B, the low voltage transistor C of the peripheral circuit and the high voltage transistor region D of the peripheral circuit in the semiconductor substrate 1. The cell array regions A and B are further divided into a cell transistor region A and a selection transistor region B. FIG. The cell transistor region A includes the gate oxide film 7 and the gate electrode 25 of the cell transistor, and the select transistor region B includes the gate oxide film 14 and the gate electrode 26 of the select transistor. The low voltage transistor region C of the circuit has a gate oxide film 22 and a gate electrode 27 of the low voltage transistor, and the high voltage transistor region D of the peripheral circuit has a gate oxide film 21 and a gate electrode 28 for the high voltage transistor. There is). Incidentally, the thicknesses of the gate oxide films 7, 14, 21, and 22 in each of the regions A, B, C, and D are different. In general, the gate oxide film 7 of the cell transistor is 90-100 kV, the gate oxide film 14 of the select transistor is about 220 kV, the gate oxide film 22 of the low voltage transistor of the peripheral circuit is about 110 kV, the gate oxide film of the high voltage transistor of the peripheral circuit. 21 is about 340 Å.
제2도 내지 제6도는 종래 기술에 의한 플래쉬 EEPROM 반도체 장치의 제조 방법을 나타낸 단면도들이다.2 to 6 are cross-sectional views illustrating a method of manufacturing a flash EEPROM semiconductor device according to the prior art.
제2도는 게이트 산화막(4, 5, 6)을 형성하는 단계를 나타낸다. 구체적으로, 반도체 기판(1)에 필드 산화막(3)을 형성하여 활성영역(A, B, C, D)을 한정한 후 상기 활성영역(A, B, C, D)에 게이트 산화막(4, 5, 6)을 형성한다. 이 때, 게이트 산화막(4, 5, 6)의 두께는 160Å전도로 형성한다. 한편, 상기 활성영역(A, B, C, D)은 셀 어레이 영역(A, B)과 주변회로의 저전압 트랜지스터 영역(C) 및 주변회로의 고전압 트랜지스터 영역(D)으로 구성된다.2 shows the steps of forming the gate oxide films 4, 5, and 6. FIG. Specifically, the field oxide film 3 is formed in the semiconductor substrate 1 to define the active regions A, B, C, and D, and then the gate oxide films 4, 4 are formed in the active regions A, B, C, and D. 5, 6). At this time, the gate oxide films 4, 5, and 6 have a thickness of 160 kV. Meanwhile, the active regions A, B, C, and D are formed of cell array regions A and B, a low voltage transistor region C of a peripheral circuit, and a high voltage transistor region D of a peripheral circuit.
제3도는 셀 트랜지스터 영역(A)에 셀 트랜지스터를 위한 게이트 산화막(7)을 형성하는 단계를 나타낸다. 구체적으로, 상기 게이트 산화막(4, 5, 6)이 형성된 기판(1) 전면에 포토레지스트막을 도포하고 선택 트랜지스터 영역(B)과 주변회로 트랜지스터 영역(C, D)패턴을 형성한다. 그리고, 상기 셀 트랜지스터 영역(A)의 포토레지스트를 제거한다. 다음에 상기 셀 트랜지스터 영역(A)의 게이트 산화막(4)을 습식식각법으로 식각하고, 이어서 선택 트랜지스터 영역(B)과 주변회로 트랜지스터 영역(C, D)에 형성된 포토레지스트막을 제거한다. 그런 다음, 건식산화법에 의해 셀 트랜지스터 영역(A)에 90Å정도의 게이트 산화막(7)을 형성한다. 이 때, 선택 트랜지스터 영역(B)과 주변회로 트랜지스터 영역(C, D)영역의 게이트 산화막(4,5,6)도 성장하여 160Å에서 230Å의 두께가 된다. 다음에 상기 성장한 산화막(14, 15, 16, 7)상에 LPCVD방법으로 1500Å의 폴리실리콘막(9)을 형성하고, 상기 폴리실리콘막(9) 상에 150Å의 산화막과 140Å의 질화막 및 50Å정도의 산화막을 차례로 적층한다. 즉, 상기 폴리실리콘막(9) 상에 ONO(Oxide Nitride Oxide) 절연막(11)을 형성한다.3 shows forming the gate oxide film 7 for the cell transistor in the cell transistor region A. As shown in FIG. Specifically, a photoresist film is coated on the entire surface of the substrate 1 on which the gate oxide films 4, 5, and 6 are formed, and the selection transistor region B and the peripheral circuit transistor regions C and D patterns are formed. Then, the photoresist of the cell transistor region A is removed. Next, the gate oxide film 4 of the cell transistor region A is etched by wet etching, and then the photoresist films formed on the selection transistor region B and the peripheral circuit transistor regions C and D are removed. Thereafter, a gate oxide film 7 of about 90 kV is formed in the cell transistor region A by dry oxidation. At this time, the gate oxide films 4, 5, 6 in the selection transistor region B and the peripheral circuit transistor regions C, D region also grow to have a thickness of 160 kV to 230 kV. Next, on the grown oxide films 14, 15, 16 and 7, a 1500-kPa polysilicon film 9 was formed by LPCVD, and on the polysilicon film 9, a 150-kV oxide film, 140-kV nitride film, and about 50-kV Oxide films are laminated one by one. That is, an oxide Nitride Oxide (ONO) insulating film 11 is formed on the polysilicon film 9.
제4도는 주변회로의 저전압 트랜지스터 영역(C)과 고전압 트랜지스터 영역(D)에 새로운 게이트 산화막(20, 21)을 형성하는 단계를 나타낸다. 구체적으로, 상기 기판 전면에 포토레지스트막을 형성하고 셀 어레이 영역(A, B) 패턴을 형성한 다음, 주변회로 영역(C, D)의 포토레지스트막을 제거한다. 다음에, 주변회로 영역(,C, D)의 ONO절연막(11)과 폴리실리콘막(9)을 식각한다. 이어서, 습식식각법으로 게이트산화막(5, 6)을 식각한다. 다음에, 상기 셀 어레이 영역(A, B)에 형성되어 있는 포토레지스트막을 제거하고, 건식산화법을 이용하여 상기 기판(1) 전면에 게이트 산화막을 형성한다. 이때 주변회로 영역(C, D)의 반도체 기판(1) 표면에 형성된 게이트 산화막(20, 21)의 두께는 300Å정도로 형성한다.4 illustrates forming new gate oxide films 20 and 21 in the low voltage transistor region C and the high voltage transistor region D of the peripheral circuit. Specifically, the photoresist film is formed on the entire surface of the substrate, the cell array regions A and B patterns are formed, and then the photoresist films of the peripheral circuit regions C and D are removed. Next, the ONO insulating film 11 and the polysilicon film 9 in the peripheral circuit regions (C, D) are etched. Subsequently, the gate oxide films 5 and 6 are etched by wet etching. Next, the photoresist films formed on the cell array regions A and B are removed, and a gate oxide film is formed over the entire surface of the substrate 1 by the dry oxidation method. At this time, the thickness of the gate oxide films 20 and 21 formed on the surface of the semiconductor substrate 1 in the peripheral circuit regions C and D is about 300 GPa.
제5도는 주변회로의 저전압 트랜지스터 영역(C)에 새로운 게이트 산화막(22)을 형성하는 단계를 나타낸다. 구체적으로, 상기 기판(1) 전면에 포토레지스트막(13)을 형성하고, 셀 어레이 영역(A, B)과 주변회로의 고전압 트랜지스터 영역(D)패턴을 형성한 다음, 주변회로의 저전압 트랜지스터 영역(C)의 포토레지스트막을 제거한다. 그리고, 습식식각법으로 주변회로의 저전압 트랜지스터 영역(C)의 게이트 산화막(20)을 식각한다. 이어서, 셀 어레이 영역(A, B)과 주변회로의 고전압 트랜지스터 영역(D)의 포토레지스트막(13)을 제거하고, 상기 주변회로의 저전압 트랜지스터 영역(C)에 산화막(22)을 형성한다. 이때, 상기 산화막(22)의 두께는 110Å정도가 되도록 형성한다.5 illustrates forming a new gate oxide film 22 in the low voltage transistor region C of the peripheral circuit. Specifically, the photoresist film 13 is formed on the entire surface of the substrate 1, the cell array regions A and B and the high voltage transistor region D pattern of the peripheral circuit are formed, and then the low voltage transistor region of the peripheral circuit is formed. The photoresist film of (C) is removed. The gate oxide film 20 of the low voltage transistor region C of the peripheral circuit is etched by the wet etching method. Subsequently, the photoresist film 13 of the cell array regions A and B and the high voltage transistor region D of the peripheral circuit is removed, and the oxide film 22 is formed in the low voltage transistor region C of the peripheral circuit. At this time, the oxide film 22 is formed to have a thickness of about 110 kPa.
제6도는 활성영역(A, B, C, D)에 셀 트랜지스터의 게이트전극(25), 선택 트랜지스터의 게이트전극(26), 주변회로의 저전압 트랜지스터의 게이트전극(27) 및 주변회로의 고전압 트랜지스터의 게이트전극(28)을 형성하는 단계를 나타낸다. 상기 기판(1) 상에 폴리실리콘막(17)과 금속실리사이드막(19)을 차례로 적층한다. 상기 금속 실리사이드막(19) 위에 포토레지스트막을 형성하고 셀 트랜지스터, 선택 트랜지스터, 주변회로의 저전압 트랜지스터 및 주변회로의 고전압 트랜지스터들의 게이트 전극 패턴을 형성하고 나머지 부분의 포토레지스트막과 금속실리사이드막(19) 및 폴리실리콘막(17,9)을 차례로 식각한다. 다음에, 셀 트랜지스터, 선택 트랜지스터, 주변회로의 저전압 트랜지스터 및 주변회로의 고전압 트랜지스터 영역의 포토레지스트막을 제거한다. 그러면, 최종적으로 셀 트랜지스터의 게이트 전극(25), 선택 트랜지스터의 게이트 전극(26), 주변회로의 저전압 트랜지스터의 게이트 전극(27) 및 주변회로의 고전압 트랜지스터의 게이트전극(28)이 형성된다.6 shows a gate electrode 25 of a cell transistor, a gate electrode 26 of a select transistor, a gate electrode 27 of a low voltage transistor of a peripheral circuit, and a high voltage transistor of a peripheral circuit in the active regions A, B, C, and D. A step of forming the gate electrode 28 is shown. The polysilicon film 17 and the metal silicide film 19 are sequentially stacked on the substrate 1. A photoresist layer is formed on the metal silicide layer 19, and a gate electrode pattern of a cell transistor, a selection transistor, a low voltage transistor of a peripheral circuit, and a high voltage transistor of a peripheral circuit is formed, and the photoresist layer and the metal silicide layer 19 of the remaining portion are formed. And polysilicon films 17 and 9 are sequentially etched. Next, the photoresist film of the cell transistor, the selection transistor, the low voltage transistor of the peripheral circuit and the high voltage transistor region of the peripheral circuit is removed. Then, the gate electrode 25 of the cell transistor, the gate electrode 26 of the selection transistor, the gate electrode 27 of the low voltage transistor of the peripheral circuit and the gate electrode 28 of the high voltage transistor of the peripheral circuit are finally formed.
상술한 바와 같이, 종래 기술에 의한 비휘발성 메모리 장치는 셀 트랜지스터, 선택 트랜지스터, 주변회로의 저전압 트랜지스터 및 주변회로의 고전압 트랜지스터의 게이트 절연막의 두께가 각각 다르게 형성된다. 왜냐하면, 셀 트랜지스터의 게이트 절연막은 전자가 쉽게 터널링(tunneling)할 수 있도록 얇게 형성해야 하고, 선택 트랜지스터의 게이트 절연막은 전자가 쉽게 터널링 할 수 없도록 두꺼워야 하며, 주변회로의 저전압 트랜지스터의 게이트 절연막도 전자가 쉽게 터널링 할 수 없도록 두꺼워야 하나 너무 두꺼우면 드레인 전류가 감소하기 때문에 그에 맞게 두께를 조정해야 하며, 주변회로의 고전압 트랜지스터는 높은 전압을 사용하기 때문에 게이트 절연막이 충분히 두꺼워야 한다. 그런데, 상기 각각 다른 두께의 게이트 절연막들을 형성하기 위해서는 4번에 걸친 포토레지스트막의 형성 및 제거 과정이 필요하다. 이로 인해, 제조시간이 길어지고 제조 비용이 많이 든다.As described above, in the conventional nonvolatile memory device, the thicknesses of the gate insulating films of the cell transistor, the selection transistor, the low voltage transistor of the peripheral circuit, and the high voltage transistor of the peripheral circuit are different. Because the gate insulating film of the cell transistor should be formed thin so that electrons can easily tunnel, the gate insulating film of the selection transistor should be thick so that the electrons cannot easily tunnel, and the gate insulating film of the low voltage transistor of the peripheral circuit Should be thick so that it cannot be easily tunneled, but if it is too thick, the drain current will decrease, so the thickness must be adjusted accordingly. The high voltage transistors in the peripheral circuit must be thick enough because the gate voltage is high. However, in order to form the gate insulating films having different thicknesses, four processes of forming and removing the photoresist film are required. As a result, manufacturing time is long and manufacturing cost is high.
따라서, 본 발명의 목적은 셀 트랜지스터의 게이트 절연막과 주변회로의 저전압 트랜지스터 게이트 절연막의 두께를 동일하게 형성하고, 선택 트랜지스터의 게이트 절연막과 주변회로의 고전압 트랜지스터의 게이트 절연막의 두께를 동일하게 형성한 비휘발성 반도체 메모리 장치를 제공하는 데 있다.Accordingly, an object of the present invention is to provide the same thickness of the gate insulating film of the cell transistor and the low voltage transistor gate insulating film of the peripheral circuit, and the same thickness of the gate insulating film of the selection transistor and the gate insulating film of the high voltage transistor of the peripheral circuit. The present invention provides a volatile semiconductor memory device.
본 발명의 다른 목적은 상기 비휘발성 메모리 장치에 적합한 제조방법을 제공하는데 있다.Another object of the present invention is to provide a manufacturing method suitable for the nonvolatile memory device.
상기 목적을 달성하기 위하여, 본 발명은 반도체 기판상에 필드산화막에 의해 셀 트랜지스터 영역과 선택 트랜지스터 영역으로 구성된 셀 어레이 영역과 저전압 트랜지스터 영역 및 고전압 트랜지스터 영역으로 구성된 주변회로를 갖는 반도체 장치에 있어서, 상기 셀 트랜지스터의 부유 게이트 전극과 상기 주변회로의 저전압 트랜지스터의 제어 게이트 전극의 하부에 그 두께가 동일하게 형성되고 상기 선택 트랜지스터의 부유 게이트 전극과 상기 주변 회로의 고전압 트랜지스터의 제어 게이트 전극의 하부에 그 두께가 동일하게 형성된 게이트 절연막들을 구비하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치를 제공한다.In order to achieve the above object, the present invention provides a semiconductor device having a cell array region consisting of a cell transistor region and a selection transistor region and a peripheral circuit composed of a low voltage transistor region and a high voltage transistor region by a field oxide film on the semiconductor substrate. The same thickness is formed below the floating gate electrode of the cell transistor and the control gate electrode of the low voltage transistor of the peripheral circuit, and the thickness below the floating gate electrode of the selection transistor and the control gate electrode of the high voltage transistor of the peripheral circuit. A nonvolatile semiconductor memory device comprising: gate insulating films formed in the same manner.
상기 셀 트랜지스터와 주변회로의 저전압 트랜지스터의 게이트 절연막들의 두께는 80~100Å 정도이며, 선택 트랜지스터와 주변회로의 고전압 트랜지스터의 게이트 절연막들의 두께는 300~350Å정도이다.The gate insulating layers of the cell transistors and the low voltage transistors of the peripheral circuits may have a thickness of about 80 to 100 kV, and the gate insulating layers of the select transistors and the high voltage transistors of the peripheral circuits may have a thickness of about 300 to 350 kW.
상기 다른 목적을 달성하기 위하여 본 발명은 반도체 기판에 필드 절연막을 형성하여 셀 트랜지스터와 선택 트랜지스터로 이루어지는 셀 어레이 영역과 저전압 트랜지스터 영역 및 고전압 트랜지스터 영역으로 이루어지는 주변회로 영역을 한정하는 단계와, 상기 기판 전면에 제1절연막을 형성하는 단계와 상기 셀 어레이 영역의 선택 트랜지스터 영역과 주변회로 영역의 고전압 트랜지스터 영역에 포토레지스트 패턴을 형성하고 셀 어레이 영역의 셀 트랜지스터 영역과 주변회로 영역의 저전압 트랜지스터 영역의 제1절연막을 사진식각공정을 이용하여 제거하는 단계와 상기 포토레지스트 패턴을 제거하는 단계 및 상기 기판 전면에 제2절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치를 제공한다.In order to achieve the above object, the present invention provides a method of forming a field insulating film on a semiconductor substrate to define a cell array region including a cell transistor and a selection transistor, and a peripheral circuit region including a low voltage transistor region and a high voltage transistor region. Forming a first insulating layer on the first transistor; and forming a photoresist pattern in the high voltage transistor region of the selection transistor region and the peripheral circuit region of the cell array region and the first voltage of the low voltage transistor region of the cell transistor region and the peripheral circuit region of the cell array region. And removing the insulating layer by a photolithography process, removing the photoresist pattern, and forming a second insulating layer on the entire surface of the substrate.
상기 공정에 이어 셀 어레이의 셀 트랜지스터와 선택트랜지스터 및 상기 주변회로의 저전압트랜지스터와 고전압트랜지스터의 형성을 위해 상기 제2절연막 상에 제1도전층을 형성하는 단계와 상기 제1도전층상에 제3절연막을 형성하는 단계와 상기 셀 어레이 영역에 포토레지스트 패턴을 형성하고 주변회로 영역의 제3절연막을 사진식각공정을 이용하여 제거하는 단계와 상기 포토레지스트 패턴을 제거하는 단계와 상기 기판 전면에 제2도전층과 제3도전층을 적층하는 단계와 상기 제3도전층 상에 사진공정을 이용하여 상기 셀 어레이의 셀 트랜지스터와 선택트랜지스터 및 상기 주변회로의 저전압트랜지스터와 고전압트랜지스터의 형성을위한 제3포토레지스트 패턴을 형성하는 단계와, 상기 제3포토레지스트 패턴을 식각마스크로 하여 제3도전층, 제2도전층, 제3절연막, 제1도전층, 제2절연막 및 제1절연막을 식각하는 단계 및 상기 포토레지스트 패턴을 제거하는 단계를 더 포함한다.Following the process, forming a first conductive layer on the second insulating layer and forming a third insulating layer on the first conductive layer to form a cell transistor and a selection transistor of the cell array, and a low voltage transistor and a high voltage transistor of the peripheral circuit. Forming a photoresist pattern in the cell array region and removing the third insulating layer in the peripheral circuit region by using a photolithography process; removing the photoresist pattern; A third photoresist for forming a cell transistor and a selection transistor of the cell array and a low voltage transistor and a high voltage transistor of the peripheral circuit using a step of stacking a layer and a third conductive layer and using a photo process on the third conductive layer. Forming a pattern, and using the third photoresist pattern as an etching mask, a third conductive layer and a second A conductive layer, a third insulating film, the first conductive layer, a step of etching the second insulating film and the first insulating film and the step of removing the photoresist pattern further includes.
상기 제1도전층과 제2도전층은 폴리실리콘막으로, 제3도전층은 텅스텐실리사이드막으로 형성한다. 또한, 상기 제1절연막과 제2절연막은 산화막 또는 산 질화막(oxynitride)으로, 제3절연막은 ONO절연막으로 형성한다. 이와 같이 본 발명에 의하면, 2번의 사진공정을 1번으로 줄일 수 있어서 제조시간의 단축과 제조비용의 절감을 가져온다.The first conductive layer and the second conductive layer are formed of a polysilicon film, and the third conductive layer is formed of a tungsten silicide film. In addition, the first insulating film and the second insulating film are formed of an oxide film or an oxynitride film, and the third insulating film is formed of an ONO insulating film. Thus, according to the present invention, two photographic steps can be reduced to one, which leads to a reduction in manufacturing time and a reduction in manufacturing cost.
이하, 첨부 도면을 참조하여 본 발명의 일 실시예를 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention;
제7도는 본 발명에 의한 비휘발성 메모리 장치를 나타낸다. 반도체 기판(51)에 필드 산화막(53)에 의해 셀 어레이 영역(A, B)과 주변회로의 저전압 트랜지스터 영역(C)및 주변회로의 고전압 트랜지스터 영역(D)이 한정되어 있다. 셀 어레이 영역(A, B)은 다시 셀 트랜지스터 영역(A)과 선택 트랜지스터 영역(B)으로 구분된다. 상기 셀 트랜지스터 영역(A)에는 셀 트랜지스터를 위한 게이트 산화막(57)과 게이트 전극(75)이 있고, 선택 트랜지스터 영역(B)에는 선택 트랜지스터를 위한 게이트 산화막(84)과 게이트 전극(76)이 있으며, 주변회로의 저전압 트랜지스터 영역(C)에는 저전압 트랜지스터를 위한 게이트 산화막(85)과 게이트 전극(77)이 있고, 주변회로의 고전압 트랜지스터 영역(D)에는 고전압 트랜지스터를 위한 게이트 산화막(86)과 게이트 전극(78)이 있다. 한 편, 상기 셀 트랜지스터의 게이트 산화막(57)과 주변회로의 저전압 트랜지스터의 게이트 산화막(85)의 두께는 둘다 80~100Å으로 같으며, 또한 선택 트랜지스터의 게이트 산화막(84)과 주변회로의 고전압 트랜지스터의 게이트 산화막(86)은 300~350Å으로 둘의 두께도 똑같다. 그리고, 셀 어레이 영역(A, B)의 셀 트랜지스터(75)와 선택 트랜지스터의 게이트 전극(76)은 게이트 절연막(57, 84) 상에 폴리실리콘막, ONO(산화막/질화막/산화막) 절연막, 폴리실리콘막 및 금속실리사이드막의 순으로 구성되어 있다. 또한, 주변회로 영역의 저전압 트랜지스터(77)와 고전압 트랜지스터의 게이트 전극(78)은 게이트 산화막(85,86) 상에 제1폴리실리콘막, 제2 실리콘막 및 금속실리사이드막의 순으로 구성되어 있다.7 shows a nonvolatile memory device according to the present invention. The field oxide film 53 defines the cell array regions A and B, the low voltage transistor region C of the peripheral circuit and the high voltage transistor region D of the peripheral circuit in the semiconductor substrate 51. The cell array regions A and B are further divided into a cell transistor region A and a selection transistor region B. FIG. The cell transistor region A has a gate oxide film 57 and a gate electrode 75 for a cell transistor, and the selection transistor region B has a gate oxide film 84 and a gate electrode 76 for a select transistor. In the low voltage transistor region C of the peripheral circuit, there is a gate oxide film 85 and the gate electrode 77 for the low voltage transistor. In the high voltage transistor region D of the peripheral circuit, the gate oxide film 86 and the gate for the high voltage transistor are provided. There is an electrode 78. On the other hand, the thickness of the gate oxide film 57 of the cell transistor and the gate oxide film 85 of the low voltage transistor of the peripheral circuit are both equal to 80 to 100 GPa, and the gate oxide film 84 of the selection transistor and the high voltage transistor of the peripheral circuit are the same. The gate oxide film 86 is 300 to 350 microns and the thickness of the two is the same. The cell transistors 75 of the cell array regions A and B and the gate electrodes 76 of the selection transistors are formed on the gate insulating films 57 and 84, a polysilicon film, an ONO (oxide / nitride / oxide film) insulating film, poly It consists of a silicon film and a metal silicide film in order. The low voltage transistor 77 and the gate electrode 78 of the high voltage transistor in the peripheral circuit region are formed on the gate oxide films 85 and 86 in the order of the first polysilicon film, the second silicon film and the metal silicide film.
제8도 내지 제11도는 본 발명의 일 실시예에 의한 비휘발성 메모리 장치의 제조 방법을 나타낸다.8 through 11 illustrate a method of manufacturing a nonvolatile memory device in accordance with an embodiment of the present invention.
제8도는 반도체 기판(51) 상에 게이트 산화막(54, 55, 56)을 형성하는 단계를 나타낸다. 구체적으로, 반도체 기판(51)에 필드산화막(53)을 형성하여 셀 어레이 영역(A, B)과 주변회로의 저전압 트랜지스터 영역(C)및 주변회로의 고전압 트랜지스터 영역(D)으로 한정시킨 후 건식산화법으로 300Å 정도의 게이트 산화막(54, 55, 56)을 형성한다. 상기 셀 어레이 영역(A, B)은 셀 트랜지스터 영역(A)과 선택 트랜지스터 영역(B)으로 구분한다. 다음에, 상기 반도체 기판(51) 전면에 포토레지스트막을 형성하다. 그리고, 선택 트랜지스터 영역(B)과 주변회로의 고전압 트랜지스터 영역(D)패턴을 형성하고 셀 트랜지스터 영역(A)과 주변회로의 저전압 트랜지스터 영역(C)의 포토레지스트막과 게이트 산화막(55)을 제거한다. 이 때 게이트 산화막(55)은 습식식각법으로 식각한다. 다음에 선택 트랜지스터 영역(B)과 주변회로의 고전압 트랜지스터 영역(D)의 포토레지스트막을 제거하고 셀 트랜지스터 영역과 주변회로의 저전압 트랜지스터 영역에 건식 산화법을 이용하여 90Å 정도의 게이트 산화막(57, 85)을 형성한다. 이 때, 선택 트랜지스터영역(B)의 게이트 산화막(54)과 주변회로의 고전압 트랜지스터 영역(D)의 게이트 산화막(56)도 성장하여 300Å 정도에서 320Å정도로 증가한다.8 shows forming gate oxide films 54, 55, 56 on the semiconductor substrate 51. As shown in FIG. Specifically, the field oxide film 53 is formed on the semiconductor substrate 51 to be limited to the cell array regions A and B, the low voltage transistor region C of the peripheral circuit, and the high voltage transistor region D of the peripheral circuit. A gate oxide film 54, 55, 56 of about 300 kV is formed by the oxidation method. The cell array regions A and B are divided into a cell transistor region A and a selection transistor region B. Next, a photoresist film is formed over the entire semiconductor substrate 51. Then, the select transistor region B and the high voltage transistor region D pattern of the peripheral circuit are formed, and the photoresist film and the gate oxide film 55 of the cell transistor region A and the low voltage transistor region C of the peripheral circuit are removed. do. At this time, the gate oxide film 55 is etched by a wet etching method. Next, the photoresist film of the selection transistor region B and the high voltage transistor region D of the peripheral circuit is removed, and the gate oxide films 57 and 85 of about 90 kV are used in the cell transistor region and the low voltage transistor region of the peripheral circuit using dry oxidation. To form. At this time, the gate oxide film 54 of the selection transistor region B and the gate oxide film 56 of the high voltage transistor region D of the peripheral circuit also grow and increase from about 300 kV to about 320 kV.
제9도는 게이트 산화막(57, 84, 85, 86)이 형성된 기판(51) 위에 제1폴리실리콘막(59) 과 ONO 절연막(61)을 형성하는 단계를 나타낸다. 구체적으로, 상기 게이트 산화막(57, 84, 85, 86)이 형성된 기판(51) 전면에 LPCVD방법으로 1500Å의 제1폴리실리콘(59)막을 형성한다. 상기 제1폴리실리콘막(59) 위에 150Å의 산화막을 형성하고 그 위에 LPCVD방법으로 140Å의 질화막을 형성하고, 상기 질화막 위에 LPCVD방법으로 50Å정도의 산화막을 적층함으로 ONO 절연막(61)을 형성한다.9 shows forming the first polysilicon film 59 and the ONO insulating film 61 on the substrate 51 on which the gate oxide films 57, 84, 85 and 86 are formed. Specifically, a first polysilicon 59 film of 1500 Å is formed on the entire surface of the substrate 51 on which the gate oxide films 57, 84, 85, and 86 are formed by the LPCVD method. An oxide film of 150 Å is formed on the first polysilicon film 59, a 140 Å nitride film is formed thereon by the LPCVD method, and an ONO insulating film 61 is formed by laminating an oxide film of about 50 Å by the LPCVD method on the nitride film.
제10도는 주변회로의 저전압 트랜지스터 영역(C)및 고전압 트랜지스터 영역(D)에 형성된 ONO 절연막(61)을 제거하는 단계를 나타낸다. 상기 ONO 절연막(61) 상에 포토레지스트막을 형성하고 셀 어레이 패턴을 형성하여, 주변회로 영역(C, D)에 형성된 포토레지스트막을 제거한다. 이어서, 건식식각법으로 주변회로의 저전압 트랜지스터 영역(C) 및 고전압 트랜지스터 영역(D)에 형성된 ONO 절연막(61)을 식각한다. 그리고 나서 셀 어레이 영역(A, B)에 형성되어 있는 포토레지스트막을 제거한다.FIG. 10 shows a step of removing the ONO insulating film 61 formed in the low voltage transistor region C and the high voltage transistor region D of the peripheral circuit. A photoresist film is formed on the ONO insulating layer 61 and a cell array pattern is formed to remove the photoresist film formed in the peripheral circuit regions C and D. Subsequently, the ONO insulating layer 61 formed in the low voltage transistor region C and the high voltage transistor region D of the peripheral circuit is etched by dry etching. Then, the photoresist film formed in the cell array regions A and B is removed.
제11도는 반도체 기판(51) 상에 셀 트랜지스터의 게이트 전극(75), 선택 트랜지스터의 게이트 전극(76), 주변회로의 저전압 트랜지스터의 게이트 전극(77) 및 주변회로의 고전압 트랜지스터의 게이트 전극(78)을 형성하는 단계이다. 상기 기판(51) 전면에 LPCVD방법으로 1500Å정도의 제2폴리실리콘막(65)을 형성 하고 그 위에 PECVD방법으로 1500Å정도의 금속실리사이드막(67)을 형성한다. 이때 사용하는 금속 실리사이드막(67)은 텅스텐실리사이드로 형성된 막이다. 다음에 상기 텅스텐실리사이드막(67)이 형성된 기판(51) 상에 포토레지스트막을 형성한다. 상기 기판(51)에 셀 트랜지스터의 게이트 전극(75), 선택 트랜지스터의 게이트 전극(76), 주변회로의 저전압 트랜지스터의 게이트 전극(77) 및 주변회로의 고전압 트랜지스터의 게이트 전극(78) 패턴을 형성하고, 그 나머지 부분에 형성된 포토레지스트막, 텅스텐 실리사이드막(67), 제2폴리실리콘막(65), ONO절연막(61) 및 제1폴리실리콘막(59)을 제거한다. 그러면 최종적으로 셀 트랜지스터의 게이트 전극(75), 선택 트랜지스터의 게이트전극(76), 주변회로의 저전압 트랜지스터의 게이트 전극(77) 및 주변회로의 고전압 트랜지스터의 게이트 전극(78)을 형성된다.11 illustrates a gate electrode 75 of a cell transistor, a gate electrode 76 of a select transistor, a gate electrode 77 of a low voltage transistor of a peripheral circuit, and a gate electrode 78 of a high voltage transistor of a peripheral circuit on a semiconductor substrate 51. ) To form. A second polysilicon film 65 of about 1500 mW is formed on the entire surface of the substrate 51 by the LPCVD method, and a metal silicide film 67 of about 1500 mW is formed thereon by the PECVD method. The metal silicide film 67 used at this time is a film formed of tungsten silicide. Next, a photoresist film is formed on the substrate 51 on which the tungsten silicide film 67 is formed. On the substrate 51, a gate electrode 75 of a cell transistor, a gate electrode 76 of a selection transistor, a gate electrode 77 of a low voltage transistor of a peripheral circuit, and a gate electrode 78 of a high voltage transistor of a peripheral circuit are formed. Then, the photoresist film, the tungsten silicide film 67, the second polysilicon film 65, the ONO insulating film 61, and the first polysilicon film 59 formed in the remaining portions are removed. Then, the gate electrode 75 of the cell transistor, the gate electrode 76 of the selection transistor, the gate electrode 77 of the low voltage transistor of the peripheral circuit, and the gate electrode 78 of the high voltage transistor of the peripheral circuit are formed.
상술한 바와 같이 본 발명에 의하면, 셀 트랜지스터의 게이트전극과 주변회로의 저전압 트랜지스터의 게이트 전극의 하부에 동일한 두께의 게이트 절연막을 형성하고, 선택 트랜지스터의 게이트 전극과 주변회로의 고전압 트랜지스터의 게이트 전극의 하부에 동일한 두께의 게이트 절연막을 형성하는 제조 공정에서 포토레지스트막의 형성 및 제거과정이 2번 사용되던 것이 본 발명에서는 1번만으로 가능하기 때문에 그만큼 제조 시간을 단축하고 따라서 제조 비용도 절감된다.As described above, according to the present invention, a gate insulating film having the same thickness is formed under the gate electrode of the cell transistor and the gate electrode of the low voltage transistor of the peripheral circuit, and the gate electrode of the selection transistor and the gate electrode of the high voltage transistor of the peripheral circuit are formed. In the present invention, since the formation and removal of the photoresist film is used twice in the manufacturing process of forming a gate insulating film having the same thickness below, it is possible to use only one time, thereby shortening the manufacturing time and thus reducing the manufacturing cost.
본 발명은 상기 실시예에 한정되지 않으며 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 당분야의 통상의 지식을 가진자에 의한 다양한 응용이 가능함은 물론이다.The present invention is not limited to the above embodiments, and various applications by those skilled in the art are possible without departing from the technical spirit of the present invention.
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