KR19990009560A

KR19990009560A - 씨모스 및 그의 제조 방법

Info

Publication number: KR19990009560A
Application number: KR1019970031996A
Authority: KR
Inventors: 이상돈
Original assignee: 문정환; 엘지반도체 주식회사
Priority date: 1997-07-10
Filing date: 1997-07-10
Publication date: 1999-02-05

Abstract

본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 문턱 전압이 안정하고 전류 구동력을 증가시켜 CMOS의 신뢰성을 향상시키는 CMOS 및 그의 제조 방법을 제공하는데 그 목적이 있다.

본 발명의 CMOS는 기판 표면내의 소정 영역에 제 1 도전형 웰과 제 2 도전형 웰을 형성하고, 상기 제 1 도전형 웰과 제 2 도전형 웰 계면의 기판 표면에 격리막을 형성하고, 상기 제 1 도전형 웰과 제 2 도전형 웰상에 게이트 절연막을 가지는 제 1, 제 2 게이트 전극을 형성하고, 상기 제 1, 제 2 게이트 전극상에 제 1 절연막을 형성하고, 상기 제 1 게이트 전극 양측의 제 1 도전형 웰 표면내에 제 2 도전형 제 1 불순물 영역을 형성하고, 상기 제 2 게이트 전극 양측의 제 2 도전형 웰 표면내에 제 1 도전형 제 1 불순물 영역을 형성하고, 상기 제 2 도전형 제 1 불순물 영역과 제 1 도전형 제 1 불순물 영역의 표면 및 제 1 절연막상에 실리사이드층을 형성하고. 상기 제 1 절연막상의 실리사이드층과 제 1 절연막 그리고 제 1, 제 2 게이트 전극 양측의 기판상에 제 2 절연막 측벽을 형성하고, 상기 제 2 절연막 측벽을 포함한 제 1 게이트 전극 양측의 제 1 도전형 웰 표면내에 제 2 도전형 제 2 불순물 영역을 형성하며, 상기 제 2 절연막 측벽을 포함한 제 2 게이트 전극 양측의 제 2 도전형 웰 표면내에 제 1 도전형 제 2 불순물 영역을 형성하는 것을 포함함을 특징으로 한다.

Description

씨모스 및 그의 제조 방법

본 발명은 CMOS(Complementary Metal Oxide Semi Conductor) 및 그의 제조 방법에 관한 것으로, 특히 CMOS의 신뢰성을 향상시키는 CMOS 및 그의 제조 방법에 관한 것이다.

일반적으로 CMOS는 소비 전력이 우수한 PMOS와, 고속 동작이 가능한 NMOS를 대칭으로 구성한 것으로, 집적도가 낮고 제조공정이 복잡하다는 면에서는 나쁘지만 소비 전력이 아주 적다는 특성을 가지고 있다.

종래의 CMOS는 도 1에서와 같이, 반도체 기판(11) 표면내의 소정 영역에 형성되는 p형 웰(12), 상기 p형 웰(12) 일측의 반도체 기판(11) 표면내에 형성되는 n형 웰(13), 상기 p형 웰(12)과 n형 웰(13) 계면의 반도체 기판(11) 표면에 형성되는 필드 산화막(14), 상기 p형 웰(12)과 n형 웰(13)상에 각각 형성되는 게이트 산화막(15)과 제 1, 제 2 게이트 전극(16a,16b), 상기 제 1, 제 2 게이트 전극(16a,16b) 양측의 반도체 기판(11)상에 형성되는 제 2 질화막 측벽(20), 상기 제 1 게이트 전극(16a) 양측의 p형 웰(12) 표면내에 형성되는 저농도 n형 불순물 영역(18), 상기 제 2 질화막 측벽(20)을 포함한 제 1 게이트 전극(16a) 양측의 저농도 n형 불순물 영역(18)밑에 형성되는 고농도 n형 불순물 영역(21), 상기 제 2 게이트 전극(16b) 양측의 n형 웰(13) 표면내에 형성되는 저농도 p형 불순물 영역(19)과, 상기 제 2 질화막 측벽(20)을 포함한 제 2 게이트 전극(16b) 양측의 저농도 p형 불순물 영역(19)밑에 형성되는 고농도 p형 불순물 영역(22) 그리고 상기 제 1, 제 2 게이트 전극(16a,16b)과 저농도 n형 불순물 영역(18) 및 저농도 p형 불순물 영역(19)의 표면부에 형성되는 셀리사이드(Salicide)층(23)으로 형성되는다.

종래의 CMOS 제조 방법은 도 2a에서와 같이, 반도체 기판(11) 표면내의 소정 영역에 이온 주입 공정 등을 이용하여 선택적으로 불순물을 주입 하고, 드라이브 인 확산을 통해 p형 웰(12)과 n형 웰(13)을 형성 한다.

그리고 전면에 초기 산화막, 제 1 질화막과 제 1 감광막을 차례로 형성한 다음, 상기 제 1 감광막을 격리 영역에만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 1 감광막을 마스크로 이용하여 상기 제 1 질화막과 초기 산화막을 식각하고, 상기 제 1 감광막을 제거 한다.

이어 상기 식각된 질화막을 마스크로 이용하여 전면에 열 산화 공정으로 p형 웰(12)과 n형 웰(13)의 경계부분의 반도체 기판(11)에 필드 산화막(14)을 형성한 다음, 상기 제 1 질화막과 초기 산화막을 제거한다.

도 2b에서와 같이, 상기 필드 산화막(14)을 포함한 전면에 열 산화 공정으로 제 1 산화막을 성장시킨 후, 상기 제 1 산화막상에 도핑되지 않는 비정질 실리콘을 형성 한다.

이어 상기 p형 웰(12)상의 비정질 실리콘에만 고농도 n형 불순물 이온을 주입한 후, n형 웰(13)상의 비정질 실리콘에만 고농도 p형 불순물 이온을 주입 한다.

그리고 상기 비정질 실리콘상에 제 2 감광막(17)을 도포한 후, 상기 제 2 감광막(17)을 게이트 전극이 형성될 부위에만 남도록 선택적으로 노광 및 현상한 다음, 상기 선택적으로 노광 및 현상된 제 2 감광막(17)을 마스크로 사용하여 상기 비정질 실리콘과 제 1 산화막을 선택적으로 식각한다. 여기서 상기 제 1 산화막의 선택적 식각으로 게이트 산화막(15)을 형성하며 상기 비정질 실리콘의 선택적 식각으로 상기 p형 웰(12)상에는 제 1 게이트 전극(16a)을 그리고 상기 n형 웰(13)상에는 제 2 게이트 전극(16b)을 형성 한다.

도 2c에서와 같이, 상기 제 2 감광막(17)을 제거하고, 상기 제 1, 제 2 게이트 전극(16a,16b)과 게이트 산화막(15)을 포함한 전면에 제 3 감광막을 도포한 후, 상기 제 3 감광막을 상기 n형 웰(13)의 상부에만 남도록 선택적으로 노광 및 현상한 다음, 상기 선택적으로 노광 및 현상된 제 3 감광막을 마스크로 이용하여 저농도의 n형 불순물 이온의 주입 및 드라이브 인 확산을 실시하므로 상기 제 1 게이트 전극(16a) 양측의 p형 웰(12) 표면내에 저농도 n형 불순물 영역(18)을 형성하고 상기 제 3 감광막을 제거한다.

그리고 전면에 제 4 감광막을 도포하고, 상기 제 4 감광막을 p형 웰(12)의 상부에만 남도록 선택적으로 노광 및 현상한 다음, 상기 선택적으로 노광 및 현상된 제 4 감광막을 마스크로 이용하여 저농도의 p형 불순물 이온의 주입 및 드라이브 인 확산을 실시하므로 상기 제 2 게이트 전극(16b) 양측의 n형 웰(13) 표면내에 저농도 p형 불순물 영역(19)을 형성하고 상기 제 4 감광막을 제거한다.

도 2d에서와 같이, 상기 제 1, 제 2 게이트 전극(16a,16b)을 포함한 전면에 제 2 질화막을 형성하고, 에치백하여 상기 게이트 산화막(15)과 제 1, 제 2 게이트 전극(16a,16b) 양측의 반도체 기판(11)상에 제 2 질화막 측벽(20)을 형성한다.

이어 상기 제 2 질화막 측벽(20)을 포함한 전면에 제 5 감광막을 도포하고, 상기 n형 웰(13) 상부에만 제 5 감광막이 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 5 감광막을 마스크로 이용하여 고농도 n형 불순물 이온의 주입 및 드라이브인 확산을 실시하므로 고농도 n형 불순물 영역(21)을 형성한 다음, 상기 제 5 감광막을 제거한다.

그리고 전면에 제 6 감광막을 도포하고, 상기 제 6 감광막을 상기 p형 웰(12)상부에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 6 감광막을 마스크로 이용하여 고농도 p형 불순물 이온의 주입 및 드라이브 인 확산을 실시하므로 고농도 p형 불순물 영역(22)을 형성한 다음, 상기 제 6 감광막을 제거한다.

도 2e에서와 같이, 상기 제 2 질화막 측벽(20)을 포함한 전면에 금속층을 형성한 다음, 상기 금속층을 500 ~ 800℃온도의 RTA(Rapid Thermal Anneal) 방법으로 제 1 열처리 하면 실리콘(Si)과 금속이 반응하여 상기 저농도 n형 불순물 영역(18)과 저농도 p형 불순물 영역(19) 그리고 상기 제 1, 제 2 게이트 전극(16a,16b)의 표면에 실리사이드층(23)을 형성한 후, 상기 금속층을 제거한다. 여기서 상기 실리사이드층(23) 형성 공정에서 500 ~ 1000℃온도의 RTA 방법으로 제 2 열처리를 추가하기도 한다.

그러나 종래의 CMOS 및 그의 제조 방법은 실리사이드 형성 공정에서 사용한 RTA 방법과 같은 고온 공정으로 p형 웰상의 게이트 전극에 주입한 고농도 n형 불순물 이온과 n형 웰상의 게이트 전극에 주입한 고농도 p형 불순물 이온이 상호 확산을 하는데 상기 게이트 전극을 통한 확산보다 상기 게이트 전극 표면의 실리사이드를 통한 확산 속도가 빠르기 때문에 상기 게이트 전극내 불순물 이온의 양이 부족하고 또한 상기 게이트 전극내에 반대형의 불순물이 주입되어 문턱 전압이 불안정하고 전류 구동력이 감소하는 문제점이 있었다.

도 1은 종래의 CMOS를 나타낸 구조 단면도

도 2a 내지 도 2e는 종래 기술에 따른 CMOS의 제조 방법을 나타낸 공정 단면도

도 3은 본 발명의 실시예에 따른 CMOS를 나타낸 구조 단면도

도 4a 내지 도 4e는 본 발명의 실시예에 따른 CMOS의 제조 방법을 나타낸 공정 단면도

도면의 주요 부분에 대한 부호의 설명

31: 반도체 기판 32: p형 웰

33: n형 웰 34: 필드 산화막

35: 게이트 산화막 36a: 제 1 게이트 전극

36b: 제 2 게이트 전극 37: 제 2 질화막

38: 다결정 실리콘 39: 제 2 감광막

40: 저농도 n형 불순물 영역 41: 저농도 p형 불순물 영역

42: 제 3 질화막 측벽 43: 고농도 n형 불순물 영역

44: 고농도 p형 불순물 영역 45: 실리사이드층

본 발명의 CMOS는 기판 표면내의 소정 영역에 형성되는 제 1 도전형 웰과 제 2 도전형 웰, 상기 제 1 도전형 웰과 제 2 도전형 웰 계면의 기판 표면에 형성되는 격리막, 상기 제 1 도전형 웰과 제 2 도전형 웰상에 게이트 절연막을 가지며 형성되는 제 1, 제 2 게이트 전극, 상기 제 1, 제 2 게이트 전극상에 형성되는 제 1 절연막, 상기 제 1 게이트 전극 양측의 제 1 도전형 웰 표면내에 형성되는 제 2 도전형 제 1 불순물 영역, 상기 제 2 게이트 전극 양측의 제 2 도전형 웰 표면내에 형성되는 제 1 도전형 제 1 불순물 영역, 상기 제 2 도전형 제 1 불순물 영역과 제 1 도전형 제 1 불순물 영역의 표면 및 제 1 절연막상에 형성되는 실리사이드층, 상기 제 1 절연막상의 실리사이드층과 제 1 절연막 그리고 제 1, 제 2 게이트 전극 양측의 기판상에 형성되는 제 2 절연막 측벽, 상기 제 2 절연막 측벽을 포함한 제 1 게이트 전극 양측의 제 1 도전형 웰 표면내에 형성되는 제 2 도전형 제 2 불순물 영역과, 상기 제 2 절연막 측벽을 포함한 제 2 게이트 전극 양측의 제 2 도전형 웰 표면내에 형성되는 제 1 도전형 제 2 불순물 영역을 포함하여 구성됨을 특징으로 한다.

본 발명의 및 그의 제조 방법은 기판 표면내의 소정 영역에 제 1 도전형 웰과 제 2 도전형 웰을 형성하는 제 1 단계, 상기 제 1 도전형 웰과 제 2 도전형 웰 계면의 기판 표면에 격리막을 형성하는 제 2 단계, 상기 격리막을 포함한 전면에 제 1 절연막과 반도체를 형성하는 제 3 단계, 상기 제 1 도전형 웰상의 반도체에 제 2 도전형 불순물 이온을, 상기 제 2 도전형 웰상의 반도체에 제 1 도전형 불순물 이온을 주입 하는 제 4 단계, 상기 반도체상에 제 2 절연막과 도전체를 형성하는 제 5 단계, 상기 제 1 도전형 웰과 제 2 도전형 웰상에 게이트 전극 및 게이트 절연막이 형성되도록 상기 도전체, 제 2 절연막과, 반도체 그리고 제 1 절연막을 선택적으로 식각하는 제 6 단계, 상기 제 1 도전형 웰 표면내의 게이트 전극 양측에 제 2 도전형 제 1 불순물 영역을 형성하는 제 7 단계, 상기 제 2 도전형 웰 표면내의 게이트 전극 양측에 제 1 도전형 제 1 불순물 영역을 형성하는 제 8 단계, 상기 게이트 전극 양측의 기판상에 제 3 절연막 측벽을 형성하는 제 9 단계, 상기 제 3 절연막 측벽을 포함한 제 1 도전형 웰 표면내의 게이트 전극 양측에 제 2 도전형 제 2 불순물 영역을 형성하는 제 10 단계, 상기 제 3 절연막 측벽을 포함한 제 2 도전형 웰 표면내의 게이트 전극 양측에 제 1 도전형 제 2 불순물 영역을 형성하는 제 11 단계와, 상기 제 3 절연막 측벽을 포함한 전면에 금속층을 형성하고, 전면을 열처리 하여 상기 제 2 도전형 제 1 불순물 영역과 제 1 도전형 제 1 불순물 영역의 표면 및 도전체를 실리사이드화하여 실리사이드층을 형성하는 제 12 단계를 포함하여 이루어짐을 특징으로 한다.

상기와 같은 본 발명에 따른 CMOS 및 그의 제조 방법의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.

도 3은 본 발명의 실시예에 따른 CMOS를 나타낸 구조 단면도이고, 도 4a 내지 도 4e는 본 발명의 실시예에 따른 CMOS의 제조 방법을 나타낸 공정 단면도이다.

본 발명의 실시예에 따른 CMOS는 도 3에서와 같이, 반도체 기판(31) 표면내의 소정 영역에 형성되는 p형 웰(32), 상기 p형 웰(32) 일측의 반도체 기판(31) 표면내에 형성되는 n형 웰(33), 상기 p형 웰(32)과 n형 웰(33) 계면의 반도체 기판(31) 표면에 형성되는 필드 산화막(34), 상기 p형 웰(32)과 n형 웰(33)상에 각각 형성되는 게이트 산화막(35)과 제 1, 제 2 게이트 전극(36a,36b), 상기 제 1, 제 2 게이트 전극(36a,36b)상에 형성되는 제 2 질화막(37), 상기 제 1 게이트 전극(36a) 양측의 p형 웰(32) 표면내에 형성되는 저농도 n형 불순물 영역(40), 상기 제 2 게이트 전극(36b) 양측의 n형 웰(33) 표면내에 형성되는 저농도 p형 불순물 영역(41), 상기 저농도 n형 불순물 영역(40)과 저농도 p형 불순물 영역(41)의 표면에 그리고 상기 제 2 질화막(37)상에 형성되는 실리사이드(Silicide)층(45),상기 제 1, 제 2 게이트 전극(36a,36b)과 제 2 질화막(37) 및 상기 제 2 질화막(37)상의 셀리사이드층(45) 양측의 반도체 기판(31)상에 형성되는 제 3 질화막 측벽(42), 상기 제 3 질화막 측벽(42)을 포함한 제 1 게이트 전극(36a) 양측의 저농도 n형 불순물 영역(40)밑에 형성되는 고농도 n형 불순물 영역(43)과, 상기 제 3 질화막 측벽(42)을 포함한 제 2 게이트 전극(36b) 양측의 저농도 p형 불순물 영역(41)밑에 형성되는 고농도 p형 불순물 영역(44)으로 형성된다.

본 발명의 실시예에 따른 CMOS 제조 방법은 도 4a에서와 같이, 반도체 기판(31) 표면내의 소정 영역에 이온 주입 공정 등을 이용하여 선택적으로 불순물을 주입 하고, 드라이브 인 확산을 통해 p형 웰(32)과 n형 웰(33)을 형성 한다.

이어 전면에 초기 산화막, 제 1 질화막과 제 1 감광막을 차례로 형성한 다음, 상기 제 1 감광막을 격리 영역에만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 1 감광막을 마스크로 이용하여 상기 제 1 질화막과 초기 산화막을 식각하고, 상기 제 1 감광막을 제거 한다.

그리고 상기 식각된 제 1 질화막을 마스크로 이용하여 전면에 열 산화 공정으로 p형 웰(32)과 n형 웰(33) 경계부분의 반도체 기판(31)에 필드 산화막(34)을 형성한 다음, 상기 제 1 질화막과 초기 산화막을 제거한다.

도 4b에서와 같이, 상기 필드 산화막(34)을 포함한 전면에 열 산화 공정으로 제 1 산화막을 성장시킨 후, 상기 제 1 산화막상에 도핑되지 않는 비정질 실리콘을 형성 한다.

이어 상기 p형 웰(32)상의 비정질 실리콘에만 고농도 n형 불순물 이온을 주입한 후, n형 웰(33)상의 비정질 실리콘에만 고농도 p형 불순물 이온을 주입 한다.

그리고 상기 비정질 실리콘상에 제 2 질화막(37)과 고농도 n형 불순물 이온이 주입된 다결정 실리콘(38) 그리고 제 2 감광막(39)을 차례로 형성한 후, 상기 제 2 감광막(39)을 게이트 전극이 형성될 부위에만 남도록 선택적으로 노광 및 현상한 다음, 상기 선택적으로 노광 및 현상된 제 2 감광막(39)을 마스크로 상기 다결정 실리콘(38), 제 2 질화막(37), 비정질 실리콘과, 제 1 산화막을 선택적으로 식각한다. 여기서 상기 제 1 산화막의 선택적 식각으로 게이트 산화막(35)을 형성하며 상기 비정질 실리콘의 선택적 식각으로 상기 p형 웰(32)상에는 제 1 게이트 전극(36a)을 그리고 상기 n형 웰(33)상에는 제 2 게이트 전극(36b)을 형성 한다. 그리고 상기 제 2 질화막(37)을 CVD(Chemical Vapour Deposition)법을 사용하여 100Å의 두께로 형성하고, 상기 다결정 실리콘(38)이 후공정에서 완전히 실리사이드화되는 두께로 또는 그보다 얇은 두께로 상기 다결정 실리콘(38)을 형성 한다. 또한 상기 제 2 질화막(37) 대신에 산화막으로 형성하여도 된다.

도 4c에서와 같이, 상기 제 2 감광막(39)을 제거하고, 상기 제 1, 제 2 게이트 전극(36a,36b)과 게이트 산화막(35)을 포함한 전면에 제 3 감광막을 도포한 후, 상기 제 3 감광막을 상기 n형 웰(33)의 상부에만 남도록 선택적으로 노광 및 현상한 다음, 상기 선택적으로 노광 및 현상된 제 3 감광막을 마스크로 이용하여 저농도의 n형 불순물 이온의 주입 및 드라이브 인 확산을 실시하므로 상기 제 1 게이트 전극(36a) 양측의 p형 웰(32) 표면내에 저농도 n형 불순물 영역(40)을 형성하고 상기 제 3 감광막을 제거한다.

그리고 전면에 제 4 감광막을 도포하고, 상기 제 4 감광막을 p형 웰(32)의 상부에만 남도록 선택적으로 노광 및 현상한 다음, 상기 선택적으로 노광 및 현상된 제 4 감광막을 마스크로 이용하여 저농도의 p형 불순물 이온의 주입 및 드라이브 인 확산을 실시하므로 상기 제 2 게이트 전극(36b) 양측의 n형 웰(33) 표면내에 저농도 p형 불순물 영역(41)을 형성하고 상기 제 4 감광막을 제거한다.

도 4d에서와 같이, 상기 제 1, 제 2 게이트 전극(36a,36b)을 포함한 전면에 제 3 질화막을 형성하고, 에치백하여 상기 게이트 산화막(35)과 제 1, 제 2 게이트 전극(36a,36b) 그리고 식각된 제 2 질화막(37)과 다결정 실리콘(38) 양측의 반도체 기판(31)상에 제 3 질화막 측벽(42)을 형성한다.

이어 상기 제 3 질화막 측벽(42)을 포함한 전면에 제 5 감광막을 도포하고, 상기 n형 웰(33) 상부에만 제 5 감광막이 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 5 감광막을 마스크로 이용하여 고농도 n형 불순물 이온의 주입 및 드라이브인 확산을 실시하므로 상기 제 3 질화막 측벽(42)을 포함한 제 1 게이트 전극(36a) 양측의 저농도 n형 불순물 영역(40)밑에 고농도 n형 불순물 영역(43)을 형성한 다음, 상기 제 5 감광막을 제거한다.

그리고 전면에 제 6 감광막을 도포하고, 상기 제 6 감광막을 상기 p형 웰(32)상부에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 6 감광막을 마스크로 이용하여 고농도 p형 불순물 이온의 주입 및 드라이브 인 확산을 실시하므로 상기 제 3 질화막 측벽(42)을 포함한 제 2 게이트 전극(36b) 양측의 저농도 p형 불순물 영역(41)밑에 고농도 p형 불순물 영역(44)을 형성한 다음, 상기 제 6 감광막을 제거한다.

도 4e에서와 같이, 상기 제 3 질화막 측벽(42)을 포함한 전면에 금속층을 형성한 다음, 상기 금속층을 500 ~ 800℃온도의 RTA 방법으로 제 1 열처리 하면 실리콘(Si)과 금속이 반응하여 상기 저농도 n형 불순물 영역(40)과 저농도 p형 불순물 영역(41)의 표면과 상기 다결정 실리콘(38)이 실리사이드화 하여 실리사이드층(45)을 형성한 후,.상기 금속층을 제거한다. 여기서 상기 제 2 질화막(37)도 일 부분 및 전 부분이 실리사이드화 되지만 상기 실리사이드층(45)과 제 1, 제 2 게이트 전극(36a,36b)에 남아 있는 질소기로 상기 제 1, 제 2 게이트 전극(36a,36b)에 주입된 고농도 불순물 이온이 상기 실리사이드층(45)을 통하여 상호 확산하지 않는다. 그리고 상기 실리사이드층(45) 형성 공정에서 500 ~ 1000℃온도의 RTA 방법으로 제 2 열처리를 추가하기도 한다.

본 발명의 CMOS 및 그의 제조 방법은 실리사이드층과 고농도 불순물 이온이 주입된 게이트 전극사이에 베리어층으로 질화막을 형성하므로 후공정인 실리사이드 형성 공정에서 사용한 RTA 방법과 같은 고온 공정에도 p형 웰상의 게이트 전극에 주입한 고농도 n형 불순물 이온과 n형 웰상의 게이트 전극에 주입한 고농도 p형 불순물 이온이 상기 질화막 때문에 상기 실리사이드층을 통하여 확산되지 않아 상기 게이트 전극내 불순물 이온의 양이 부족하지 않고 또한 상기 게이트 전극내에 반대형의 불순물이 주입되지 않으므로 문턱 전압이 안정하고 전류 구동력이 증가하며 또한 NMOS와 PMOS의 간격을 줄이므로 CMOS의 신뢰성의 향상 및 고집적화에 큰 효과가 있다.

Claims

기판 표면내의 소정 영역에 형성되는 제 1 도전형 웰과 제 2 도전형 웰;

상기 제 1 도전형 웰과 제 2 도전형 웰 계면의 기판 표면에 형성되는 격리막;

상기 제 1 도전형 웰과 제 2 도전형 웰상에 게이트 절연막을 가지며 형성되는 제 1, 제 2 게이트 전극;

상기 제 1, 제 2 게이트 전극상에 형성되는 절연막;

상기 제 1 게이트 전극 양측의 제 1 도전형 웰 표면내에 형성되는 제 2 도전형 불순물 영역;

상기 제 2 게이트 전극 양측의 제 2 도전형 웰 표면내에 형성되는 제 1 도전형 불순물 영역;

상기 제 2 도전형 불순물 영역과 제 1 도전형 불순물 영역의 표면 및 절연막상에 형성되는 실리사이드층을 포함하여 구성됨을 특징으로 하는 CMOS.
기판 표면내의 소정 영역에 형성되는 제 1 도전형 웰과 제 2 도전형 웰;

상기 제 1 도전형 웰과 제 2 도전형 웰 계면의 기판 표면에 형성되는 격리막;

상기 제 1 도전형 웰과 제 2 도전형 웰상에 게이트 절연막을 가지며 형성되는 제 1, 제 2 게이트 전극;

상기 제 1, 제 2 게이트 전극상에 형성되는 제 1 절연막;

상기 제 1 게이트 전극 양측의 제 1 도전형 웰 표면내에 형성되는 제 2 도전형 제 1 불순물 영역;

상기 제 2 게이트 전극 양측의 제 2 도전형 웰 표면내에 형성되는 제 1 도전형 제 1 불순물 영역;

상기 제 2 도전형 제 1 불순물 영역과 제 1 도전형 제 1 불순물 영역의 표면 및 제 1 절연막상에 형성되는 실리사이드층;

상기 제 1 절연막상의 실리사이드층과 제 1 절연막 그리고 제 1, 제 2 게이트 전극 양측의 기판상에 형성되는 제 2 절연막 측벽;

상기 제 2 절연막 측벽을 포함한 제 1 게이트 전극 양측의 제 1 도전형 웰 표면내에 형성되는 제 2 도전형 제 2 불순물 영역;

상기 제 2 절연막 측벽을 포함한 제 2 게이트 전극 양측의 제 2 도전형 웰 표면내에 형성되는 제 1 도전형 제 2 불순물 영역을 포함하여 구성됨을 특징으로 하는 CMOS.
기판 표면내의 소정 영역에 제 1 도전형 웰과 제 2 도전형 웰을 형성하는 제 1 단계;

상기 제 1 도전형 웰과 제 2 도전형 웰 계면의 기판 표면에 격리막을 형성하는 제 2 단계;

상기 격리막을 포함한 전면에 제 1 절연막과 반도체를 형성하는 제 3 단계;

상기 제 1 도전형 웰상의 반도체에 제 2 도전형 불순물 이온을, 상기 제 2 도전형 웰상의 반도체에 제 1 도전형 불순물 이온을 주입 하는 제 4 단계;

상기 반도체상에 제 2 절연막과 도전체를 형성하는 제 5 단계;

상기 제 1 도전형 웰과 제 2 도전형 웰상에 게이트 전극 및 게이트 절연막이 형성되도록 상기 도전체, 제 2 절연막과, 반도체 그리고 제 1 절연막을 선택적으로 식각하는 제 6 단계;

상기 제 1 도전형 웰 표면내의 게이트 전극 양측에 제 2 도전형 제 1 불순물 영역을 형성하는 제 7 단계;

상기 제 2 도전형 웰 표면내의 게이트 전극 양측에 제 1 도전형 제 1 불순물 영역을 형성하는 제 8 단계;

상기 게이트 전극 양측의 기판상에 제 3 절연막 측벽을 형성하는 제 9 단계;

상기 제 3 절연막 측벽을 포함한 제 1 도전형 웰 표면내의 게이트 전극 양측에 제 2 도전형 제 2 불순물 영역을 형성하는 제 10 단계;

상기 제 3 절연막 측벽을 포함한 제 2 도전형 웰 표면내의 게이트 전극 양측에 제 1 도전형 제 2 불순물 영역을 형성하는 제 11 단계;

상기 제 3 절연막 측벽을 포함한 전면에 금속층을 형성하고, 전면을 열처리 하여 상기 제 2 도전형 제 1 불순물 영역과 제 1 도전형 제 1 불순물 영역의 표면 및 도전체를 실리사이드화하여 실리사이드층을 형성하는 제 12 단계를 포함하여 이루어짐을 특징으로 하는 CMOS의 제조 방법.
상기 제 3 항에 있어서,

상기 제 2 절연막을 CVD법을 사용하여 100Å의 두께로 형성함을 특징으로 하는 CMOS의 제조 방법.
상기 제 3 항에 있어서,

상기 도전체를 상기 제 12 단계에서 완전히 실리사이드화되는 두께로 형성함을 특징으로 하는 CMOS의 제조 방법.
상기 제 3 항에 있어서,

상기 도전체를 상기 제 12 단계에서 완전히 실리사이드화되는 두께보다 얇은 두께로 형성함을 특징으로 하는 CMOS의 제조 방법.
상기 제 3 항에 있어서,

상기 제 2 절연막을 질화막으로 형성함을 특징으로 하는 CMOS의 제조 방법.