KR19990009012A - Digital multiplier - Google Patents
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Abstract
본 발명은 디지틀 승산기에 관한 것으로, 일반적으로 컴퓨터 내부의 정보처리 단위로 쓰이는 2진 코드에 있어서, 임의의 n 비트에 대한 2의 보수 코드의 절대치를 구할 때 승수와 피승수 양쪽의 최소값을 생략함으로써 그 결과 값이 2비트 줄어들 수 있도록 하여 곱셈기의 비트 수를 n-1 개로 줄여 회로가 간단해지도록 한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital multiplier, wherein in a binary code generally used as an information processing unit inside a computer, the minimum value of both a multiplier and a multiplier is omitted when obtaining the absolute value of a two's complement code for any n bits. The result is a two-bit reduction, which simplifies the circuit by reducing the number of bits in the multiplier to n-1.
Description
본 발명은 디지틀 승산기에 관한 것으로, 특히 임의의 비트로 이루어진 2의 보수 코드를 연산하는 디지틀 승산기에 있어서 임의의 비트로 표현되는 값들 중에 최소값을 생략시키므로써 승산기의 내부에서 곱셈을 수행할 때 임의의 비트 수 보다 한 비트 작은 크기의 승산기로도 곱셈을 할 수 있도록 한 디지틀 승산기에 관한 것이다.TECHNICAL FIELD The present invention relates to a digital multiplier, and in particular, in a digital multiplier that computes a two's complement code of arbitrary bits, the number of arbitrary bits when performing multiplication inside the multiplier by omitting the minimum value among the values represented by any bit. It relates to a digital multiplier that allows multiplication with a multiplier of one bit smaller.
일반적으로 컴퓨터 내부의 정보처리 단위로 쓰이는 2진 코드에 있어서, 4비트에 대한 순차 코드와 순차 코드에 대한 2의 보수 코드는 다음의 표 1 과 같이 나타낼 수 있다.In a binary code generally used as an information processing unit inside a computer, a sequential code for 4 bits and a two's complement code for a sequential code can be expressed as shown in Table 1 below.
여기서 2의 보수 코드는 연산을 쉽게 하기 위한 수단으로 컴퓨터 내부의 정보를 처리할때 많이 쓰이는 코드로써 표 1 에서 2의 보수 코드와 순차 코드를 비교하여 나타난 것과 같이 순차 코드 3의 자리인 최상위 비트(MSB)를 반전 시킴으로써 쉽게 생성할 수 있다.Here, 2's complement code is a code used to easily process the information inside the computer as a means of easy operation, and the most significant bit (the place of sequential code 3, as shown in Table 1 by comparing the 2's complement code with the sequential code) It can be easily generated by reversing MSB).
도 1a는 2의 보수 데이타를 곱하기 위한 종래의 4비트 디지틀 승산기의 구성을 나타낸 것으로서,1A shows the configuration of a conventional 4-bit digital multiplier for multiplying two's complement data,
4 비트로 구성된 두 개의 2의 보수 데이타 a[3 .. 0], b[3 .. 0]의 곱셈을 위해 각각의 데이타에 대해 절대치를 구하는 제 1 및 제 2 변환기(abs10)(abs11)와,First and second converters (abs10) (abs11) for obtaining absolute values for each data for multiplication of two two's complement data a [3 .. 0], b [3 .. 0] consisting of four bits,
상기 제 1 및 제 2 변환기(abs10)(abs11)의 출력 신호인 절대치를 곱하는 제 1 곱셈기(M10)와,A first multiplier M10 multiplying an absolute value which is an output signal of the first and second converters abs10 and abs11,
상기 두 2의 보수 데이타 a[3 .. 0], b[3 .. 0]의 부호 비트인 최상위 비트a[3], b[3]를 비교하여 부호를 판별하는 제 1 배타적 논리합 게이트(EXOR10)와,A first exclusive OR gate for determining a sign by comparing the most significant bits a [3] and b [3], which are the sign bits of the two two's complement data a [3 .. 0] and b [3 .. 0], EXOR10 )Wow,
상기 제 1 배타적 논리합 게이트(EXOR10)의 출력 신호인 부호 비트 신호(S10)에 의해 제 1 곱셈기(M10)의 출력 신호를 2의 보수로 변환 시키는 제 3 변환기(abs12)들로 구성하였다.The third bit converter 12 converts the output signal of the first multiplier M10 into two's complement by the sign bit signal S10 which is the output signal of the first exclusive OR gate EXOR10.
한편, 도 1(b)는 2의 보수의 절대치 변환기인 상기의 제 1 내지 제 3 변환기의 상세한 구성을 나타낸 회로도로서,1 (b) is a circuit diagram showing a detailed configuration of the first to third converters as the two's complement absolute converters.
2의 보수 데이타 a[3 ..0], b[3 .. 0] 및 절대치 c'[7 .. 0]들을 입력받아 반전시키는 제 2 배타적 논리합 게이트(EXOR11)와,A second exclusive-OR gate EXOR11 that receives the two's complement data a [3 ..0], b [3 .. 0] and the absolute value c '[7 .. 0] and inverts them;
상기 제 2 배타적 논리합 게이트(EXOR11)의 출력과 부호 비트 신호 a[3], b[3] 및 S10를 입력받아 더하는 제 1 가산기(add10)들로 구성하였다.The first exclusive adder add10 receives the output of the second exclusive OR gate EXOR11 and the sign bit signals a [3], b [3], and S10.
그러므로 상기의 도 1(a)에 의한 디지틀 승산기와 도 1(b)에 의한 변환기의 동작은, 2의 보수 데이타 a[3 .. 0]와 b[3 .. 0]가 4 비트 승산기로 입력되면 제 1 변환기(abs10)에서 2의 보수 데이타 a[3 .. 0]의 부호 비트인 최상위 비트 a[3]가 '1'이면 상기 2의 보수 데이타 a[3 .. 0]의 4개 비트 모두를 반전 시킨 후 1을 더하면서 최상위 비트 a[3]가 '0'이면 상기 2의 보수 데이타 a[3 .. 0]를 그대로 출력시켜 이 출력값이 상기에서 입력된 2의 보수 코드에 대한 절대치 a'[3 .. 0]가 되도록 한다.Therefore, the operation of the digital multiplier according to Fig. 1 (a) and the converter according to Fig. 1 (b) inputs two's complement data a [3 .. 0] and b [3 .. 0] to a 4-bit multiplier. If the most significant bit a [3], which is the sign bit of the two's complement data a [3 .. 0], is '1' in the first converter abs10, four bits of the two's complement data a [3 .. 0] After inverting all and adding 1 while the most significant bit a [3] is '0', the 2's complement data a [3 .. 0] is output as it is and this output value is the absolute value of the 2's complement code input above. a '[3 .. 0].
또한 제 2 변환기(abs11)에서도 2의 보수 데이타 b[3 .. 0]의 부호 비트인 최상위 비트 b[3]가 '1'이면 데이타 b[3 .. 0]의 4 개의 비트 모두를 반전 시킨 후 '1'을 더하면서 최상위 비트 b[3]가 '0'이면 상기 데이타 b[3 .. 0]를 그대로 출력시켜 이 출력값이 상기에서 입력된 2의 보수 코드에 대한 절대치 b'[3 .. 0]가 되도록 한다.In the second converter abs11, if the most significant bit b [3], which is the sign bit of the two's complement data b [3 .. 0], is '1', all four bits of the data b [3 .. 0] are inverted. After adding '1' and the most significant bit b [3] is' 0 ', the data b [3 .. 0] is output as it is and this output value is the absolute value b' [3. 0].
상기의 2의 보수 코드에 대한 절대치 a'[3 .. 0]와 b'[3 .. 0]는 제 1 곱셈기(M10)로 입력된 후 곱해져서 8비트의 자리를 가진 2의 보수 절대치 값인 데이타 c'[7 .. 0]로 출력된다.Absolute values a '[3 .. 0] and b' [3 .. 0] for the two's complement code are input to the first multiplier M10 and multiplied to form an absolute two's complement value with 8 bits. The data is output as c '[7 .. 0].
상기 4비트 승산기의 입력 데이타인 2의 보수 코드에 대한 절대치 a'[3 .. 0]와 b'[3 .. 0]의 부호 비트인 최상위 비트 a[3]과 b[3]를 제 1 배타적 논리합 게이트(EXOR10)에서 비교하여 출력되는 부호 비트 신호(S10)는 두 최상위 비트 a[3]와 b[3]가 서로 동일하지 않으면 '1'로 출력되면서 동일하면 '0'으로 출력된다.The most significant bits a [3] and b [3], which are the sign bits of the a '[3 .. 0] and b' [3 .. 0] of the two's complement code, which are the input data of the 4-bit multiplier, The sign bit signal S10 that is compared and output from the exclusive OR gate EXOR10 is output as '1' if the two most significant bits a [3] and b [3] are not identical to each other, and are output as '0' if they are identical.
상기의 부호 비트 신호(S10)는 2의 보수 절대치 값인 데이타 c'[7 .. 0]와 함께 제 3 변환기(abs12)로 입력되어 진다.The sign bit signal S10 is input to the third converter abs12 together with data c '[7 .. 0] which is an absolute value of two's complement.
이때 제 3 변환기(abs12)에서는 부호 비트 신호(S10)가 '1' 이 되면 2의 보수 절대치 값인 데이타 c'[7 .. 0]의 8개의 비트 모두를 반전 시킨 후 1을 더해 2의 보수 코드 c[7 .. 0]로 출력하는 한편, 부호 비트 신호(S10)가 '0' 이 되면 2의 보수 절대치 값인 데이타 c'[7 .. 0]의 8개의 비트를 그대로 2의 보수 코드 c[7 .. 0]로 출력시킨다.In this case, when the sign bit signal S10 becomes' 1 ', the third converter abs12 inverts all eight bits of the data c' [7 .. 0], which is an absolute value of two's complement value, adds one, and adds one's complement code. c [7 .. 0] is output, and when the sign bit signal S10 becomes' 0 ', the 8's complement of the data c' [7 .. 0], which is the two's complement absolute value, is converted to the two's complement code c [ 7 .. 0].
상기의 과정을 4 비트의 데이타가 입력되는 경우를 예를 들어 설명하면 다음과 같다.The above process will be described with an example of 4-bit data input as follows.
우선 입력 데이타의 최상위 비트가 같은 경우 즉, 상기 표 1 에서 2의 보수 코드 값중에서 2의 보수 데이타 a[3 .. 0] = 1001(-7), b[3 .. 0] = 1010(-6)가 제 1 변환기(abs10)와 제 2 변환기(abs11)로 각각 입력되면, 제 1 변환기(abs10)에서 최상위 비트 a[3]가 '1'이므로 각각의 자리의 비트값을 반전시켜 이 반전된 값(0110)에 가산기(add10)에서 1을 더하여 2의 보수 코드의 절대치 a'[3 .. 0] = 0111를 출력하고,First, when the most significant bit of the input data is the same, that is, two's complement data a [3 .. 0] = 1001 (-7) and b [3 .. 0] = 1010 (- When 6) is input to the first converter abs10 and the second converter abs11, respectively, since the most significant bit a [3] is '1' in the first converter abs10, the bit value of each digit is inverted to invert this. Add 1 from the adder (add10) and output the absolute value a '[3 .. 0] = 0111 of the two's complement code,
제 2 변환기(abs11)에서 최상위 비트 b[3]이 '1'이므로 각각의 자리의 비트값을 반전시켜 이 반전된 값(0101)에 가산기(add10)에서 1을 더하여 2의 보수 코드의 절대치 b'[3 .. 0] = 0110를 출력하고,Since the most significant bit b [3] is '1' in the second converter abs11, the bit value of each digit is inverted and the inverted value 0101 is added to 1 in the adder add10 to the absolute value of the two's complement code b. '[3 .. 0] = 0110,
상기의 최상위 비트 a[3]와 b[3]가 배타적 논리합 게이트(EXOR10)을 거치면서 같은 값을 갖고 있으므로 출력인 부호 비트 신호 S10의 값은 '0'이 된다.Since the most significant bits a [3] and b [3] have the same value through the exclusive OR gate EXOR10, the value of the sign bit signal S10 as an output becomes '0'.
상기 곱셈기(M10)는 두 2의 보수 코드의 절대치 a'[3 .. 0] = 0111 와 b'[3 .. 0] = 0110를 입력받아 곱한 후 2의 보수 절대치 값인 데이타 c'[7 .. 0] = 00101010을 출력한다.The multiplier M10 receives and multiplies the absolute values a '[3 .. 0] = 0111 and b' [3 .. 0] = 0110 of two two's complement codes, and then c '[7. 0] = 00101010
제 3 변환기(abs12)는 2의 보수 절대치 값인 데이타 c'[7 .. 0] = 00101010을 입력 받아 부호 비트 신호(S10)의 값이 '0'이기 때문에 반전없이 그대로 출력하여 2의 보수 c[7 .. 0] = 00101010의 결과 값을 얻는다.The third converter abs12 receives data c '[7 .. 0] = 00101010, which is an absolute value of two's complement value, and outputs it as it is without inversion since the value of the sign bit signal S10 is' 0'. 7 .. 0] = 00101010
또한 입력 데이타의 최상위 비트가 다른경우 경우 즉, 상기 표 1 에서 2의 보수 코드 값중에서 2의 보수 데이타 a[3 .. 0] = 1011(-5)과 b[3 .. 0] = 0010(2)가 제 1 변환기(abs10)와 제 2 변환기(abs11)로 각각 입력되면,If the most significant bit of the input data is different, that is, two's complement data a [3 .. 0] = 1011 (-5) and b [3 .. 0] = 0010 ( 2) is input to the first transducer abs10 and the second transducer abs11, respectively,
제 1 변환기(abs10)에서 최상위 비트 a[3]가 '1'이므로 각각의 자리의 비트값을 반전시켜 이 값(0100)에 가산기(add10)에서 1을 더한 2의 보수 코드의 절대치 a'[3 .. 0] = 0101를 출력하고,Since the most significant bit a [3] is' 1 'in the first converter (abs10), the bit value of each digit is inverted so that the absolute value of the two's complement code a' [2 is added to this value (0100) by the adder (add10). 3 .. 0] = 0101
제 2 변환기(abs11)에서 최상위 비트 b[3]가 '0'이므로 각각의 자리의 비트의 반전없이 그대로 2의 보수 코드의 절대치 b'[3 .. 0] = 0010를 출력하고, 두 최상위 비트 a[3]와 b[3]를 배타적 논리합 게이트(EXOR10)에서 비교하여 같은 다른 값을 갖고 있기 때문에 그 출력인 부호 비트 신호(S10)의 값은 '1'이 된다.Since the most significant bit b [3] is' 0 'in the second converter abs11, the absolute value b' [3 .. 0] = 0010 of the two's complement code is output as it is without inversion of the bit of each digit. Since a [3] and b [3] are compared at the exclusive OR gate EXOR10 and have the same different value, the value of the sign bit signal S10, which is the output thereof, becomes '1'.
그리고, 곱셈기(M1)는 두 2의 보수 코드의 절대치 a'[3 .. 0] = 0101와 b'[3 .. 0] = 0010를 입력받아 곱한 후 2의 보수의 절대치 값인 데이타 c'[7 .. 0] = 00001010을 출력한다.The multiplier M1 receives and multiplies the absolute values of the two's complement codes a '[3 .. 0] = 0101 and b' [3 .. 0] = 0010 and multiplies the data c '[which is the absolute value of the two's complement. 7 .. 0] = 00001010
제 3 변환기는 2의 보수 절대치 값인 데이타 c'[7 .. 0] = 00001010를 입력받고 부호 비트 신호(S10)의 값이 '1'이기 때문에 상기 2의 보수 절대치 값인 데이타 c'[7 .. 0] = 00001010를 반전시킨 후 가산기(add10)에서 1을 더하여 2의 보수 코드 c[7 .. 0] = 11110110의 결과값을 얻도록 하였다.The third converter receives data c '[7 .. 0] = 00001010, which is an absolute value of two's complementary value, and the data c' [7 .. which is an absolute value of two's complementary value, since the value of sign bit signal S10 is '1'. 0] = 00001010 was inverted and 1 was added to the adder add10 to obtain a result of 2's complement code c [7 .. 0] = 11110110.
그러나 상기와 같은 종래의 디지틀 승산기에 의하여서는, 4비트에 대한 2의 보수 코드는 1000(-8) ∼ 0111(7)의 값이 있는데 따라서 상기의 코드에 대한 절대치의 최대값은 8이 되며, 8을 표현하고 계산하기 위해서는 4비트의 곱셈기를 필요로 한다.However, in the conventional digital multiplier as described above, the two's complement code for 4 bits has a value of 1000 (-8) to 0111 (7), so the maximum value of the absolute value for the code is 8, To represent and compute 8, we need a 4-bit multiplier.
컴퓨터 내부에서 영상신호 및 음성신호 등의 데이타를 처리할 때, 데이타의 크기는 임의의 값이 될 수 있지만 상기 임의의 값이 커짐에 따라 2진 표현을 위한 비트의 수가 증가하게 되면 데이타의 최소값은 중요하지 않게 된다.When processing data such as video signal and audio signal in the computer, the size of data can be any value, but if the number of bits for binary representation increases as the random value increases, the minimum value of data is It doesn't matter.
예를 들어 영상 신호 데이타를 8비트의 2의 보수로 나타내면 -128 ∼ 127의 값이 되지만 -128을 -127로 대체하여도 화질에 주는 영향은 무시할 수 있고 또한 -128의 값을 갖는 경우도 거의 없다.For example, if 8-bit two's complement is used to represent video signal data, the value is -128 to 127. However, even if -128 is replaced with -127, the effect on the image quality can be neglected, and the value of -128 is also rare. none.
따라서 본 발명은 임의의 비트를 갖는 2의 보수 코드의 최소값을 버림으로써 n-1비트의 곱셈기로 데이타를 처리할 수 있도록 하는 승산기를 제공함으로써 승산기의 회로를 간단히 하는 데 그 목적이 있다.Accordingly, an object of the present invention is to simplify a circuit of a multiplier by providing a multiplier that can process data with a multiplier of n-1 bits by discarding the minimum value of a two's complement code having an arbitrary bit.
또한 본 발명의 또 다른 목적은 영상 신호와 음성 신호 데이타를 처리하는데 적합한 승산기를 제공하는 것에 목적이 있다.Another object of the present invention is to provide a multiplier suitable for processing video signal and audio signal data.
따라서 상기와 같은 목적을 달성하기 위하여 본 발명의 디지틀 승산기는 2의 보수 코드의 절대치를 구할때 입력 데이타의 부호 비트인 최상위 비트가 '1'일 때 부호 비트를 제외한 나머지 비트를 반전 시킨 후 가산기에서 1을 더하고,Therefore, in order to achieve the above object, the digital multiplier of the present invention inverts the remaining bits except the sign bit when the most significant bit of the input data is '1' when the absolute value of the two's complement code is 1, Add,
상기 가산기의 올림수는 항상 입력 신호가 최소값일 때에만 발생되게 되므로 가산기의 올림 신호는 최소값을 검출하는 신호로 선택하도록 하여 상기의 올림 신호가 발생할 때 가산기의 출력값을 반전시켜 주어 디지틀 승산기로 입력되는 데이타 -8이 -7로 대체 되는 것과 같은 결과를 갖도록 함으로써 승수와 피승수 양쪽의 최소값을 생략 하여 곱셈기에서 곱셈을 수행할 때 결과 값이 2비트 줄어들 수 있도록 한 것으로, 4비트 뿐만 아니라 임의의 비트에서도 처리가 가능하도록 한 것이다.Since the rounding number of the adder is always generated only when the input signal is at the minimum value, the rounding signal of the adder is selected as a signal for detecting the minimum value. When the rounding signal is generated, the output value of the adder is inverted to be input to the digital multiplier. By subtracting the minimum value of both multiplier and multiplicand, the resultant is reduced by 2 bits when multiplying the multiplier and the multiplicand. The processing is made possible.
도 1a와 도 1b은 일반적인 디지틀 승산기의 구성을 나타낸 회로도.1A and 1B are circuit diagrams showing a configuration of a general digital multiplier.
도 2a 내지 도 2c는 본 발명의 디지틀 승산기의 구성을 나타낸 회로도.2A to 2C are circuit diagrams showing the configuration of the digital multiplier of the present invention.
도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings
abs20, abs21, abs22 : 제 11 내지 제 13 변환기abs20, abs21, abs22: 11th to 13th converter
EXOR20, EXOR21, EXOR22 : 제 11 내지 제 13 배타적 논리합 게이트EXOR20, EXOR21, EXOR22: 11th to 13th exclusive-OR gates
OR20 : 오아 게이트OR20: Oa Gate
add20, add21 : 제 11 내지 제 12 가산기add20, add21: 11th to 12th adder
이하 본 발명을 첨부도면에 의하여 상세히 기술하면 다음과 같다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
디지틀 승산기는 도 2(a)에 도시된것과 같이 2의 보수 데이타 x[n .. 0]을 입력받아 이에 대해 절대치 x'[n-1 .. 0]를 구하는 제 11 변환기(abs20)와,As shown in FIG. 2 (a), the digital multiplier receives an 11's converter (abs20) which receives 2's complement data x [n .. 0] and obtains an absolute value x '[n-1 .. 0].
2의 보수 데이타 y[n .. 0]을 입력받아 이에 대해 절대치 y'[n-1 .. 0]를 구하는 제 12 변환기(abs21)와,A twelfth converter (abs21) for receiving the two's complement data y [n .. 0] and obtaining an absolute value y '[n-1 .. 0] for the two;
상기 제 11 변환기(abs20)과 제 12 변환기(abs21)의 출력인 절대치 x'[n-1 .. 0], y'[n-1 .. 0]를 입력받아 곱하는 제 11 곱셈기(M20)와,An eleventh multiplier (M20) for receiving and multiplying the absolute values x '[n-1 .. 0] and y' [n-1 .. 0], which are outputs of the eleventh converter abs20 and the twelfth converter abs21, and ,
상기의 두 2의 보수 데이타의 부호 비트인 최상위 비트 x[n]과 y[n]를 비교하여 부호를 판별하는 제 11 배타적 논리합 게이트(EXOR20)와,An eleventh exclusive OR gate EXOR20 for comparing the most significant bits x [n] and y [n], which are the sign bits of the two two's complement data, to determine a sign;
상기 제 11 배타적 논리합 게이트(EXOR20)의 출력 신호인 부호 비트 신호(S20)의 출력에 따라서 제 11 곱셈기(M20)의 출력인 2의 보수의 절대치 값인 데이타 z'[2n-1 .. 0]를 변환시켜 2의 보수 z[2n+1 .. 0]로 출력시키는 제 13 변환기(abs22)들로 구성한 것이다.According to the output of the sign bit signal S20 that is the output signal of the eleventh exclusive OR gate EXOR20, the data z '[2n-1 .. 0] that is the absolute value of two's complement, which is the output of the eleventh multiplier M20, is obtained. The thirteenth converters abs22 convert and output the two's complement z [2n + 1 .. 0].
도 2b는 상기의 2의 보수의 절대치 변환기인 상기의 제 11 변환기 및 12 변환기의 구성을 도시한 것으로서,FIG. 2B shows the configuration of the eleventh and twelfth converters as the two's complement absolute converters;
2의 보수 데이타 x[n .. 0], y[n .. 0]를 각각 입력받으면서 최상위 비트 x[n], y[n]가 '1' 인 경우에만 반전시키는 제 12 배타적 논리합 게이트(EXOR21)와,A 12th exclusive OR gate which inverts only when the most significant bits x [n] and y [n] are '1' while receiving two's complement data x [n .. 0] and y [n .. 0], respectively. )Wow,
상기 제 12 배타적 논리합 게이트(EXOR21)의 출력과 최상위 비트인 부호 비트 x[n], y[n]를 각각 입력받아 더하는 제 11 가산기(add20)와,An eleventh adder (add20) for receiving the output of the twelfth exclusive OR gate (EXOR21) and receiving the most significant bits of the sign bits x [n] and y [n], respectively;
상기 제 11 가산기(add20)에서 올림수가 발생하였을때 출력되는 올림 신호(ca) 및 상기 제 11 가산기(add20)의 출력을 각각 입력받아 반전시켜 절대치 x'[n-1 .. 0], y'[n-1 .. 0]를 출력하는 오아 게이트(OR20)들로 구성한 것이다.When the rounding number is generated by the eleventh adder add20, the output signal of the raising signal ca and the output of the eleventh adder add20 are respectively inverted to be absolute values x '[n-1 .. 0], y'. It is composed of OR gates that output [n-1 .. 0].
상기의 오아 게이트는 배타적 논리합 게이트를 사용하는 것이 바람직하지만 본 실시예의 경우에는 올림수가 '1'자리이므로 오아 게이트를 사용하여도 무방하다.It is preferable to use an exclusive OR gate as the OR gate, but in this embodiment, since the rounded number is '1', the OR gate may be used.
도 2c는 제 3 변환기의 내부 구성을 도시한 것으로,Figure 2c shows the internal configuration of the third converter,
제 11 및 제 12 변환기(abs20),(abs21)로 부터의 출력인 절대치 x'[n-1 .. 0], y'[n-1 .. 0]를 제 11 곱셈기(M20)에 곱한 결과이며 2의 보수의 절대치 값인 데이타 z'[2n-1 .. 0]를 입력받아 부호 비트 신호(S20)가 '1'일 때 반전시켜 출력하는 제 13 반전기(EXOR22)와,The result of multiplying the eleventh multiplier M20 by the absolute values x '[n-1 .. 0] and y' [n-1 .. 0], which are outputs from the eleventh and twelfth converters abs20 and (abs21). A thirteenth inverter EXOR22 that receives data z '[2n-1 .. 0], which is an absolute value of two's complement, and inverts and outputs the sign bit signal S20 when it is' 1';
상기 제 13 반전기(EXOR22)에서 반전된 값에 '1'을 더하여 2의 보수 z[2n+1 .. 0]를 출력하는 제 12 가산기(add21)들로 구성한 것이다.The twelfth adders add21 outputting two's complement z [2n + 1 .. 0] by adding '1' to the value inverted in the thirteenth inverter EXOR22.
이와 같이 구성한 본 발명의 작용을 상세히 기술하면 다음과 같다.Referring to the operation of the present invention configured in this way in detail as follows.
2의 보수 데이타 x[n .. 0] 및 y[n .. 0]가 본 발명의 디지틀 승산기로 입력되면, 제 11 변환기(abs20)에서 2의 보수 데이타 x[n .. 0] 의 부호 비트인 최상위 비트 x[n]가 '1'일 때, 최상위 비트 x[n]를 제외한 2의 보수 데이타 x[n-1 .. 0]인 3개의 비트가 제 12 배타적 논리합 게이트(EXOR21)를 거치면서 반전되고, 제 11 가산기(add20)에서는 상기의 반전된 결과값에 '1'을 더한다.If the two's complement data x [n .. 0] and y [n .. 0] are input to the digital multiplier of the present invention, the sign bit of the two's complement data x [n .. 0] in the eleventh converter abs20. When the most significant bit x [n] is '1', three bits of two's complement data x [n-1 .. 0] except the most significant bit x [n] pass through the twelfth exclusive OR gate EXOR21. In addition, the eleventh adder add20 adds '1' to the inverted result.
제 12 변환기(abs21)에서 2의 보수 데이타 y[n .. 0]의 부호 비트인 최상위 비트 y[n]가 '1'일때, 최상위 비트 y[n]를 제외한 2의 보수 데이타 y[n-1 .. 0]인 3개의 비트가 제 12 배타적 논리합 게이트(EXOR21)를 거치면서 반전되고, 제 11 가산기(add20)에서는 상기의 반전된 결과값에 '1'을 더한다.When the most significant bit y [n] that is the sign bit of the two's complement data y [n..0] in the twelfth converter abs21 is '1', the two's complement data y [n− except the most significant bit y [n] 1... 0] are inverted through the twelfth exclusive OR gate EXOR21, and the eleventh adder add20 adds 1 to the inverted result.
이때 제 11 가산기(add20)에서 올림수가 발생하게 되면(1000 = -8이 입력된 경우), 이 올림 비트 신호(ca)로 인하여 오아 게이트(OR20)의해 다시 반전되어 제 1 변환기(abs20)의 결과값으로 2의 보수의 절대치 x'[n-1 .. 0]를 얻고, 제 12 변환기(abs21)의 결과값으로 2의 보수의 절대치 y'[n-1 .. 0]를 얻는다.At this time, when the rounding number is generated in the eleventh adder add20 (when 1000 = -8 is input), the rounding bit signal ca is inverted again by the OR gate OR20, resulting in the first converter abs20. An absolute value x '[n-1 .. 0] of two's complement is obtained as a value, and an absolute value y' [n-1 .. 0] of two's complement is obtained as a result of the twelfth converter abs21.
또한 올림 비트 신호(ca)가 없으면 오아 게이트(OR20)는 제 11 가산기(add20)의 결과값을 반전없이 통과시켜 제 1 변환기(abs20)의 결과값으로 2의 보수의 절대치 x'[n-1 .. 0]를 얻고, 제 2 변환기(abs21)의 결과값으로 2의 보수의 절대치 y'[n-1 .. 0] 을 얻는다.In addition, if there is no rounding bit signal ca, the OR gate OR20 passes the result value of the eleventh adder add20 without inversion, and the absolute value of two's complement x '[n-1 as the result value of the first converter abs20. 0] and the absolute value y '[n-1 .. 0] of two's complement as a result of the second converter abs21.
그리고, 부호 비트 x[n] 및 y[n]가 '0'이면 최상위 비트 x[n] 및 y[n]를 제외한 2의 보수 데이타 x[n-1 .. 0] 및 y[n-1 .. 0]가 그대로 제 11 반전기(EXOR21)과 오아 게이트(OR20)를 통과하여 변함없이 출력되며, 이 출력 값은 상기에서 입력된 제 1 변환기(abs20)의 결과값으로 2의 보수의 절대치 x'[n-1 .. 0]가 되고 , 제 2 변환기(abs21)의 결과값으로 2의 보수의 절대치 y'[n-1 .. 0]가 된다.If the sign bits x [n] and y [n] are '0', two's complement data x [n-1 .. 0] and y [n-1 except for the most significant bits x [n] and y [n] .. 0] is passed through the eleventh inverter EXOR21 and OR gate OR20 without change and this output value is the absolute value of two's complement as a result of the first converter abs20 inputted above. x '[n-1 .. 0], and the result of the second converter abs21 is an absolute value y' [n-1 .. 0] of two's complement.
상기의 2의 보수의 절대치 x'[n-1 .. 0]와 y'[n-1 .. 0]는 제 11 곱셈기(M20)로 입력되어 곱해져 6비트의 자리를 가진 2의 보수 절대치 값인 데이타 z'[2n-1 .. 0]로 출력되고,The absolute value of the two's complement x '[n-1 .. 0] and y' [n-1 .. 0] are input to the eleventh multiplier M20 and multiplied to give a two's complement absolute value with six bits. Output as data z '[2n-1 .. 0],
상기 입력 데이타의 부호 비트인 최상위 비트 x[n]과 y[n]을 제 11 비교기(EXOR20)에서 비교하여 출력된 부호 비트 신호(S20는 2의 보수 데이타 x[n]와 y[n]가 서로 같지 않으면 '1'로 되며, 같으면 '0'이 된다.) 2의 보수 절대치 값인 데이타 z'[2n-1 .. 0]와 함께 제 13 변환기(abs22)로 입력되어 진다.The sign bit signal S20 obtained by comparing the most significant bits x [n] and y [n], which are the sign bits of the input data, by the eleventh comparator EXOR20, has two complementary data x [n] and y [n]. If it is not equal to each other, it is' 1 ', and if it is equal to' 0 ') The data is input to the thirteenth converter abs22 together with data z' [2n-1 .. 0], which is an absolute value of two's complement.
이때 제 13 변환기(abs22)에서는 부호 비트 신호(S20)가 '1' 이 되면 2의 보수 절대치 값인 데이타 z'[2n-1 .. 0]의 모든 비트를 제 13 배타적 논리합 게이트(EXOR22)에서 반전 시켜 제 12 가산기(add21)에서 1을 더해 2의 보수 코드 z[2n+1 .. 0]을 출력하고, 부호 비트S20가 '0' 이 되면 2의 보수 절대치 값인 데이타 z'[2n-1 .. 0]를 제 13 반전기(EXOR22)와 제 12 가산기(add21)를 변함없이 통과 시켜 2의 보수 코드 z[2n+1 .. 0]값으로 출력시킨다.In the thirteenth converter abs22, when the sign bit signal S20 becomes' 1 ', all bits of the data z' [2n-1 .. 0], which are absolute two's complement values, are inverted in the thirteenth exclusive OR gate EXOR22. In the twelfth adder add21, 1 is added to output 2's complement code z [2n + 1 .. 0]. When sign bit S20 is' 0 ', data z' [2n-1. 0] is passed through the thirteenth inverter EXOR22 and the twelfth adder add21 unchanged, and outputted as a two's complement code z [2n + 1 .. 0].
상기의 작용을 4비트의 크기를 가진 데이타의 예를 들어 설명하면 우선 입력 데이타의 최상위 비트가 같은경우 즉, 상기 표 1 에서 2의 보수 코드 값중에서 x[3 .. 0] = 1 0 0 1 ( -7)값과 y[3 .. 0] = 1 0 1 0 (-6)값이 제 11 변환기(abs20)및 제 12 변환기(abs21)로 각각 입력되면,If the above operation is described as an example of data having a size of 4 bits, first, when the most significant bit of the input data is the same, that is, x [3 .. 0] = 1 0 0 1 If the value of (-7) and y [3 .. 0] = 1 0 1 0 (-6) are input to the eleventh converter abs20 and the twelfth converter abs21, respectively,
제 11 변환기(abs20)에서 부호 비트인 최상위 비트 x[3]가 '1'이므로 최상위 비트 x[3]를 제외한 3자리의 비트값을 제 11 배타적 논리합 게이트(EXOR21)에서 반전시켜, 이 값(1 1 0)에 제 11 가산기(add20)에서 1을 더하고, 이때에는 가산기의 올림 신호(ca)가 발생하지 않은 상태이므로 오아 게이트(OR20)에서 그냥 통과 시켜 2의 보수 코드 절대치 x'[2 .. 0] = 1 1 1 를 출력하며,Since the most significant bit x [3], which is the sign bit in the eleventh converter abs20, is '1', the three-digit bit value except the most significant bit x [3] is inverted in the eleventh exclusive OR gate EXOR21, and this value ( 1 1 0) is added to the eleventh adder (add20), and in this case, since the raise signal (ca) of the adder is not generated, it is simply passed through the OR gate (OR20) and the two's complement code absolute value x '[2. 0] = 1 outputs 1 1,
제 12 변환기(abs21)에서 부호 비트인 최상위 비트 y[3]가 '1'이므로 최상위 비트 y[3]를 제외한 3자리의 비트값을 제 11 반전기(EXOR21)에서 반전시켜 이 값(1 0 1)에 제 11 가산기(add20)에서 1을 더하고, 이때 제 11 가산기(add20)의 올림 신호(ca)가 발생하지 않으므로 오아 게이트(OR20)를 그냥 통과 시켜 2의 보수 코드 절대치 값 y'[2 .. 0] = 1 1 0 을 출력한다.Since the most significant bit y [3], which is the sign bit in the twelfth converter abs21, is '1', the three-digit bit value excluding the most significant bit y [3] is inverted in the eleventh inverter EXOR21, thereby converting the value (1 0). 1 is added to the eleventh adder add20, and since the raising signal ca of the eleventh adder add20 does not occur, the OR code is simply passed through the OR gate OR20 so that the two's complement code absolute value y '[2 is added. .. 0] = 1 Print 1 0.
그리고, 2의 보수 데이타 x[3], y[3]를 제 11 배타적 논리합 게이트(EXOR20)에서 비교하여 같은 값을 갖고 있으므로 부호 비트 신호(S20)의 값은 '0'이 되며, 제 11 곱셈기(M10)는 2의 보수 코드 절대치 x'[2 .. 0] = 1 1 1, y'[2 .. 0] = 1 1 0 를 입력받아 곱한후 절대치 값의 데이타 z'[5 .. 0] = 1 0 1 0 1 0를 출력한다.Since the two's complement data x [3] and y [3] are compared in the eleventh exclusive OR gate EXOR20 and have the same value, the value of the sign bit signal S20 becomes '0' and the eleventh multiplier (M10) multiplies the two's complement code absolute value x '[2 .. 0] = 1 1 1, y' [2 .. 0] = 1 1 0 and multiplies the absolute value data z '[5 .. 0 ] = 1 0 1 0 Print 1 0.
제 13 변환기(abs22)는 절대값의 데이타 z'[5 .. 0] = 1 0 1 0 1 0를 입력 받아 부호 비트 신호(S20)의 값이 '0'이기 때문에 반전없이 그대로 출력하여 2의 보수 z[7 .. 0] = 0 0 1 0 1 0 1 0 의 결과 값을 얻는다.The thirteenth converter abs22 receives the absolute value of the data z '[5 .. 0] = 1 0 1 0 1 0 and outputs it as it is without inversion since the value of the sign bit signal S20 is' 0'. Complement z [7 .. 0] = 0 0 1 0 Get the result of 1 0 1 0.
또한 입력 데이타의 최상위 비트가 다른 예로서 즉, 상기 표 1 에서 2의 보수 코드 값중에서 2의 보수 데이타 x[3 .. 0] = 1 0 1 1(-5), y[3 .. 0] = 0 0 1 0(2)가 제 11 변환기(abs20)와 제 12 변환기(abs21)로 각각 입력되면,In addition, the most significant bit of the input data is another example, that is, two's complement data x [3 .. 0] = 1 0 1 1 (-5), y [3 .. 0] among the two's complement code values in Table 1 above. = 0 0 1 0 (2) is input to the eleventh converter (abs20) and the twelfth converter (abs21), respectively,
제 11 변환기(abs20)에서 최상위 비트 x[3]가 '1'이므로 최상위 비트 x[3]를 제외한 3자리의 비트값을 제 12 배타적 논리합 게이트(EXOR21)에서 반전시켜(1 0 0) 이 값에 제 11 가산기(add20)에서 1을 더하고, 이때 가산기의 올림 신호(ca)가 발생하지 않았기 때문에 오아 게이트(OR20)에서 그냥 통과 시켜 2의 보수 코드 절대치 x'[2 .. 0] = 1 0 1 을 출력하며,Since the most significant bit x [3] is '1' in the eleventh converter abs20, the three-digit bit value except the most significant bit x [3] is inverted at the twelfth exclusive OR gate EXOR21 (1 0 0). 1 is added to the eleventh adder add20, and since the raise signal ca of the adder does not occur at this time, it is simply passed through the OR gate OR20 so that the two's complement code absolute value x '[2 .. 0] = 1 0 Outputs 1,
제 12 변환기(abs21)에서 최상위 비트 y[3]가 '0'이므로 최상위 비트 y[3]를 제외한 3자리의 비트는 제 11 배타적 논리합 게이트(EXOR21)와 오아 게이트(OR20)를 그냥 통과 시켜 반전없이 그대로 2의 보수 코드 절대치 데이타 y'[2 .. 0] = 0 1 0 을 출력한다.Since the most significant bit y [3] is '0' in the twelfth converter abs21, the three-digit bits except the most significant bit y [3] are inverted by simply passing through the eleventh exclusive OR gate EXOR21 and OR gate OR20. Outputs two's complement code absolute value data y '[2 .. 0] = 0 1 0 as is.
그리고, 두 최상위 비트 x[3], y[3]를 제 11 배타적 논리합 게이트(EXOR20)에서 비교하여 같은 다른 값을 갖고 있기 때문에 부호 비트 신호(S20)의 값은 '1'이 되며, 제 11 곱셈기(M20)는 두 절대치 x'[2 .. 0] = 1 0 1, y'[2 .. 0] = 0 1 0 를 입력받아 곱한후 2의 보수의 절대치 값의 데이타 z'[5 .. 0] = 0 0 1 0 1 0을 출력한다.Since the two most significant bits x [3] and y [3] are compared with each other in the eleventh exclusive OR gate EXOR20 and have the same different value, the value of the sign bit signal S20 becomes '1'. The multiplier M20 receives two absolute values x '[2 .. 0] = 1 0 1, y' [2 .. 0] = 0 1 0, multiplies them, and then multiplies the data of the absolute value of two's complement z '[5. 0] = 0 0 1 0 Print 1 0.
제 13 변환기(abs22)는 2의 보수의 절대치 값의 데이타 z'[5 .. 0] = 0 0 1 0 1 0를 입력 받아 부호 비트 신호(S20)의 값이 '1'이기 때문에 2의 보수의 절대치 값의 데이타 z'[5 .. 0] = 0 0 1 0 1 0 를 제 13 배타적 논리합 게이트(EXOR22)에서 반전시켜 제 12 가산기(add21)에서 1을 더하여 8비트인 2의 보수 z[7 .. 0] = 1 1 1 1 0 1 1 0 의 결과 값을 얻는다.The thirteenth converter abs22 receives the data z '[5 .. 0] = 0 0 1 0 1 0 of the absolute value of the two's complement, so that the value of the sign bit signal S20 is' 1'. Data of the absolute value of z '[5 .. 0] = 0 0 1 0 1 0 is inverted at the thirteenth exclusive OR gate EXOR22 and 1 is added to the twelfth adder add21 to add 8's complement z [. 7 .. 0] = 1 1 1 1 0 Get the result of 1 1 0.
본발명의 또 다른 실시 예로써 입력 데이타가 최소값( -8)인 경우로서 즉, 상기 표 1 에서 2의 보수 코드 값중에서 2의 보수 데이타 x[3 .. 0] = 1 0 0 0 ( -8), y[3 .. 0] = 1 0 1 0 ( -6)가 제 11 변환기(abs20)와 제 12 변환기(abs21)로 각각 입력되면,In another embodiment of the present invention, when the input data is the minimum value (−8), that is, the complement data of 2 in the complement code values of 2 in Table 1, x [3 .. 0] = 1 0 0 0 (-8 ), y [3 .. 0] = 1 0 1 0 (-6) is input to the eleventh converter (abs20) and the twelfth converter (abs21), respectively,
제 11 변환기(abs20)에서 부호 비트인 최상위 비트 x[3]가 '1'이므로 최상위 비트 x[3]를 제외한 3자리의 비트값을 제 11 배타적 논리합 게이트(EXOR21)에서 반전시켜 이 값(1 1 1)에 제 11 가산기(add20)에서 1을 더하고, 이때 가산기의 올림신호(ca)가 발생하였기 때문에 오아 게이트(OR20)에서 다시 반전시켜 2의 보수 코드 절대치 x'[2 .. 0] = 1 1 1 을 얻게 되며, 이 값은 1 0 0 1 (-7)을 입력 했을때 와 같은 결과를 같게 된다.Since the most significant bit x [3], which is the sign bit in the eleventh converter abs20, is '1', the three-digit bit value excluding the most significant bit x [3] is inverted in the eleventh exclusive OR gate EXOR21 to make this value (1). 1 is added to 1) by the eleventh adder add20, and at this time, since the raise signal ca of the adder is generated, the OR code is inverted at OR20 so that the two's complement code absolute value x '[2 .. 0] = You get 1 1 1, which is the same as when you enter 1 0 0 1 (-7).
제 12 변환기(abs21)에서 부호 비트인 최상의 비트 y[3]가 '1'이므로 최상위 비트 y[3]를 제외한 3자리의 비트값을 제 12 배타적 논리합 게이트(EXOR21)에서 반전시켜 이 값(1 0 1)에 제 11 가산기(add20)에서 1을 더하고, 이때 제 11 가산기(add20)의 올림 신호(ca)가 발생하지 않으므로 오아 게이트(OR20)를 그냥 통과하여 2의 보수 코드 절대치 값인 데이타 y'[2 .. 0] = 1 1 0 을 출력한다.Since the most significant bit y [3], which is the sign bit in the twelfth converter abs21, is '1', the three-digit bit value except the most significant bit y [3] is inverted in the twelfth exclusive OR gate EXOR21 to make this value (1). 0 1) is added to the eleventh adder add20, and since the raising signal ca of the eleventh adder add20 does not occur, the data y 'that is the absolute value of the two's complement code is simply passed through the OR gate OR20. [2 .. 0] = 1 Print 1 0.
그리고, 두 최상위 비트 x[3], y[3]를 제 11 배타적 논리합 게이트(EXOR20)에서 비교하여 같은 값을 갖고 있으므로 부호 비트 신호(S20)의 값은 '0'이 되고, 제 11 곱셈기(M10)는 2의 보수의 절대치 x'[2 .. 0] = 1 1 1, y'[2 .. 0] = 1 1 0를 입력받아 곱한후 2의 보수의 절대치 값인 데이타 z'[5 .. 0] = 1 0 1 0 1 0를 출력한다.Since the two most significant bits x [3] and y [3] are compared with each other in the eleventh exclusive OR gate EXOR20 and have the same value, the value of the sign bit signal S20 becomes '0' and the eleventh multiplier ( M10) inputs and multiplies the absolute value of two's complement x '[2 .. 0] = 1 1 1, y' [2 .. 0] = 1 1 0 and multiplies the data z '[5. 0] = 1 0 1 0 Output 1 0.
제 13 변환기(abs22)는 2의 보수의 절대치 값인 데이타 z'[5 .. 0] = 1 0 1 0 1 0를 입력 받아 부호 비트 신호(S20)의 값이 '0'이기 때문에 반전없이 그대로 출력하여 2의 보수 z[7 .. 0] = 0 0 1 0 1 0 1 0 의 결과 값을 얻는다.The thirteenth converter abs22 receives the data z '[5 .. 0] = 1 0 1 0 1 0, which is an absolute value of two's complement, and outputs it without inversion since the value of the sign bit signal S20 is' 0'. The result of 2's complement z [7 .. 0] = 0 0 1 0 1 0 1 0.
본 발명의 효과는 임의의 2의 보수코드 n비트를 곱셈할때 승수와 피승수 양쪽의 2의 보수 코드의 최소값을 버림으로써 한 비트가 줄어든 n-1비트의 곱셈기로 데이타의 처리를 할 수 있도록 하는 승산기를 제공함으로써 승산기의 회로를 간단히 하는 효과와, 영상신호와 음성 신호 데이타를 처리하는데 적합한 승산기를 제공하는 효과를 가진다.The effect of the present invention is that when multiplying any two's complement code n bits, the minimum value of the two's complement code of both the multiplier and the multiplicand is multiplied so that the data can be processed by an n-1 bit multiplier with one bit reduced. Providing a multiplier has the effect of simplifying the circuit of the multiplier and providing a multiplier suitable for processing video signal and audio signal data.
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KR (1) | KR100239631B1 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6990828B2 (en) | 2002-08-24 | 2006-01-31 | Samsung Electronics Co., Ltd. | Refrigerator |
-
1997
- 1997-07-07 KR KR1019970031267A patent/KR100239631B1/en not_active IP Right Cessation
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6990828B2 (en) | 2002-08-24 | 2006-01-31 | Samsung Electronics Co., Ltd. | Refrigerator |
Also Published As
Publication number | Publication date |
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KR100239631B1 (en) | 2000-01-15 |
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