KR19990005321A - 종합 정보 통신망(isdn)에서의 지연 보상 장치 - Google Patents

Abstract

본 발명은 다수의 채널을 이용하여 데이터를 전송하는 n-BRI 인터페이스에서 하드웨어 구성을 최소화하여 채널간의 딜레이를 보상할 수 있는 ISDN의 지연 보상 장치에 관한 것으로, n 개의 각 채널에 대응하는 n 개의 기준 인덱스 비트를 저장하는 인덱스 테이블, 상기 n 개의 각 채널을 통해 각각 수신되며, 상기 n 개의 기준 인덱스 비트와 동일한 비트값을 각각 갖는 n 개의 전송 인덱스 비트를 각각 저장하고, 시프트 제어신호가 제공될 때 상기 저장된 n 개의 전송 인덱스 비트를 선택적으로 1비트씩 순차 시프트시키는 n개의 시프트 레지스터, 상기 인덱스 테이블에서 제공되는 각 기준 인덱스 비트와 상기 n개의 시프트 레지스터에서 각각 제공되는 대응하는 각 전송 인덱스 비트 또는 시프트된 각 전송 인덱스 비트를 각각 비교하며, 그 비교결과에 상응하는 판별신호를 각각 발생하는 n 개의 비교부 및 상기 발생된 각 판별신호에 의거하여, 상기 각 채널의 지연을 검출하며, 특정 채널에서 지연이 검출될 때, 상기 특정 채널을 통해 수신된 전송 인덱스 비트와 이에 대응하는 기준 인덱스 비트가 일치할 때까지 해당 시프트 레지스터에 저장된 대응하는 전송 인덱스 비트를 1비트씩 순차적으로 시프트시키기 위한 상기 시프트 제어신호를 발생하는 제어부를 포함한다.

Description

종합 정보 통신망(ISDN)에서의 지연 보상 장치

본 발명은 ISDN(integrated services digital network)에 관한 것으로, 더욱 상세하게는 원격지의 동일한 시스템 간의 통신에서 각 채널별 딜레이를 보정하는데 적합한 ISDN에서의 딜레이 보상 방법에 관한 것이다.

잘 알려진 바와같이, ISDN은 음성, 영상, 데이터 등을 개별적으로 취급하는 개별망의 서비스 한계를 극복하기 위하여 등장한 것이 각 개별망을 통합하고 각 데이터들을 디지탈화하여 종합적인 서비스를 제공하는 종합 정보 통신망이다.

이러한 ISDN 네트워크에서 영상 데이터를 전송하는 인터페이스에는, 한 프레임의 영상 데이터를 전송하는데 몇 개의 채널을 이용하여 전송하느냐에 따라 1-BRI, 2-BRI, 3-BRI, ...,로 구분된다.

즉, 하나의 채널을 이용하여 전송하게 될 경우에는 1-BRI, 두 개의 채널을 이용하여 전송할 경우에는 2-BRI, 세 개의 채널을 이용하여 전송하는 경우에는 3-BRI 인터페이스라고 하며, 데이터 전송 속도는 이러한 채널의 갯수에 비례하게 된다.

하지만, 상술한 바와 같은 ISDN의 n-BRI(n은 2 이상) 인터페이스에서는 한 프레임에 대한 영상 데이터를 전송하는데 있어서 각각의 채널에 딜레이가 발생하여 수신측에서 전송된 데이터를 원래의 데이터로 복원하는데, 많은 에러가 발생하게 된다.

따라서, 이러한 점을 해결하기 위해 ISDN의 N-BRI 인터페이스에서는 딜레이를 보정하는 방법으로 업계 표준인 본딩 프로토콜(bonding protocol)을 사용하고 있는데, 이러한 본딩 프로토콜은 그 구현 방법이 복잡하여 실제 구현하는데 있어서 많은 노력이 필요하며, 또 실제 구현된 시스템에 있어서도 여전히 많은 오류가 발생되는 문제점이 있다.

따라서, 본 발명은 상술한 종래 기술의 문제점을 해결하기 위한 것으로, 딜레이 보정을 위한 로직을 최소화하여 채널간의 딜레이를 보상할 수 있는 ISDN의 n-BRI(Bearer Rate Interface)상에서의 딜레이 보상방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명은, n 개의 각 채널에 대응하는 n 개의 기준 인덱스 비트를 저장하는 인덱스 테이블, 상기 n 개의 각 채널을 통해 각각 수신되며, 상기 n 개의 기준 인덱스 비트와 동일한 비트값을 각각 갖는 n 개의 전송 인덱스 비트를 각각 저장하고, 시프트 제어신호가 제공될 때 상기 저장된 n 개의 전송 인덱스 비트를 선택적으로 1비트씩 순차 시프트시키는 n개의 시프트 레지스터, 상기 인덱스 테이블에서 제공되는 각 기준 인덱스 비트와 상기 n개의 시프트 레지스터에서 각각 제공되는 대응하는 각 전송 인덱스 비트 또는 시프트된 각 전송 인덱스 비트를 각각 비교하며, 그 비교결과에 상응하는 판별신호를 각각 발생하는 n 개의 비교부 및 상기 발생된 각 판별신호에 의거하여, 상기 각 채널의 지연을 검출하며, 특정 채널에서 지연이 검출될 때, 상기 특정 채널을 통해 수신된 전송 인덱스 비트와 이에 대응하는 기준 인덱스 비트가 일치할 때까지 해당 시프트 레지스터에 저장된 대응하는 전송 인덱스 비트를 1비트씩 순차적으로 시프트시키기 위한 상기 시프트 제어신호를 발생하는 제어부로 이어진 종합 정보 통신망의 지연 보상 장치를 제공한다.

도 1은 본 발명의 바람직한 실시예에 따른 ISDN 3-BRI의 지연 보상 장치에 대한 구성을 도시한 블록구성도,

도 2는 본 발명의 바람직한 실시예에 따른 ISDN의 3-BRI상에서 각 채널별 인덱스 데이터를 도시한 도면,

도 3은 본 발명의 바람직한 실시예에 따른 ISDN에서의 딜레이 보상방법을 설명하기 위한 도면.

* 도면의 주요부분에 대한 부호의 설명

11, 12, 13 : 제 1, 2, 3 시프트 레지스터 20 : 인덱스 테이블

31, 32, 33 : 제 1, 2, 3 XOR 게이트 40 : 신호 처리부

50 : 제어부

본 발명의 상기 및 기타 목적과 여러 가지 장점은 첨부된 도면을 참조하여 하기에 기술되는 본 발명의 바람직한 실시예로부터 더욱 명확하게 될 것이다.

이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세하게 설명한다.

도 1은 본 발명의 바람직한 실시예에 따른 ISDN 3-BRI에서의 지연 보상 장치에 대한 구성을 도시한 도면으로써, 제 1 및 제 2 , 제 3 시프트 레지스터(11, 12, 13), 인덱스 테이블(20), 제 1 및 제 2, 제 3 XOR 게이트(31, 32, 33), 신호 처리부(40), 제어부(50)를 포함한다.

제 1 및 제 2, 제 3 시프트 레지스터(11, 12, 13)는 송신측으로부터 제공되는 각 채널별 비트 스트림중 인덱스 데이터를 제공받아 제어부(50)의 제어 신호에 의거하여 시프트하게 되고, 인덱스 테이블(20)은 수신측의 각 채널에 대한 인덱스 데이터를 기저장하여 제 1 및 제 2, 제 3 XOR 게이트(31, 32, 33)에 제공하게 된다.

그리고, 제 1 및 제 2, 제 3 XOR 게이트(31, 32, 33)는 각각의 시프트 레지스터(11, 12, 13)로부터 제공되는 송신측의 각 채널별 인덱스 데이터와 인덱스 테이블(20)로부터 제공되는 수신측의 인덱스 데이터를 XOR 연산하여 그 결과 값을 제어부(50)에 제공하게 된다.

제어부(50)는 각각의 XOR 게이트(31, 32, 33)로부터 출력되는 연산 결과가 '0'이 될 때까지 해당 채널에 대한 시프트 레지스터(11)에 제어신호를 발생하므로써, 송신측으로부터 제공된 인덱스 데이터를 시프트시키게 된다.

도 2는 본 발명의 바람직한 실시예에 따른 ISDN의 3-BRI상에서 각 채널별 인덱스 데이터를 도시한 도면으로써, 세 개의 채널을 갖는 3-BRI 시스템상에서의 데이터 송수신 과정을 살펴보면 다음과 같다.

세 개의 채널(a 채널, b 채널, c 채널)을 갖는 ISDN 3-BRI상에서의 각각의 시스템에는 동도면에 도시된 바와 같이 각 채널별 인덱스 비트가 별도로 구비되어, 특정 시스템에서 데이터를 다른 임의의 시스템으로 전송하고자 할 때 데이터의 시작 부분에 각각의 인덱스를 삽입하여 전송하게 된다.

즉, 데이터를 전송하는 송신측에서 a, b, c 세 채널을 이용하여 임의의 시스템에 데이터를 전송할 때 동도면에 도시된 바와 같이 a 채널 데이터의 시작 부분에는 'a1, a2, a3,..., a8'로 된 인덱스 비트를 삽입하여 전송하고, b 채널에는 'b1, b2, b3,..., b8'로 된 인덱스 비트를, c 채널에는 'c1, c2, c3,..., c8'로 된 인덱스 비트를 각각 삽입하여 전송하게 된다.

그리고, 송신측으로부터 제공된 각 채널별 데이터를 수신하는 수신측에서도 동일한 각 채널별 인덱스 비트를 인덱스 테이블에 구비하여, 전송된 데이터의 인덱스와 자신의 인덱스를 XOR 연산하여 그 값이 '0'이 되도록 각 채널의 데이터를 시프트하게 된다.

즉, 각 채널의 데이터가 지연되지 않고 정상적으로 수신되었다면, 수신된 인덱스 비트와 인덱스 테이블에 구성된 인덱스 비트가 서로 동일하기 때문에 XOR 연산의 결과는 모두 '0'이 되고, 데이터의 지연 현상이 발생하였을 경우에는 해당 채널의 XOR 연산의 결과값에 적어도 '1'이 하나라도 포함되어 나타나므로써, 제어부(50)는 해당 채널의 데이터가 지연되었음을 판별하게 된다.

도 3은 본 발명의 바람직한 실시예에 따른 ISDN에서의 딜레이 보상방법을 설명하기 위한 도면으로써, 동도면을 참조하여 인덱스에 의한 수신측에서의 딜레이 보상 과정을 설명하면 다음과 같다.

동도면에 도시된 각각의 데이터중 도 3 a와 도 3 c, 그리고 도 3 e는 수신측의 인덱스 테이블(20)에 기저장된 각 채널별 인덱스 비트이고, 도 3 b와 도 3 d, 그리고 도 3 f는 송신측으로부터 전송되어 각각의 시프트 레지스터(11, 12, 13)에 저장된 인덱스 비트를 나타낸다.

동도면을 참조하여 설명하면, 송신측으로부터 전송된 데이터가 수신측에 제공되면, 각각의 시프트 레지스터(11, 12, 13)는 수신된 각 채널별(a, b, c 채널) 데이터의 시작 부분에 삽입된 각 채널별 인덱스 비트를 저장하게 된다.

만일, 이때 a 채널의 데이터는 도 3 b와 같이 입력되어 제 1 시프트 레지스터(11)에 저장되고, b 채널의 데이터는 도 3 d와 같이 2 비트 지연되어 제 2 시프트 레지스터(12)에 저장되며, c 채널의 데이터는 도 3 f와 같이 1 비트 지연되어 제 3 시프트 레지스터(13)에 저장되었다면, 제어부(50)는 각 시프트 레지스터(11, 12, 13)에 저장된 각 채널별 인덱스 비트를 각 채널별 XOR 게이트(31, 32, 33)에 출력하게 된다.

그리고, 다시 제어부(50)는 인덱스 테이블(20)에 제어신호를 발생하므로써, 인덱스 테이블(20)에 저장된 수신측의 각 채널별 인덱스 비트(도 3a, 도 3c, 도 3 e) 또한 각 채널별 XOR 게이트(31, 32, 33)에 제공하게 된다.

한편, 각 채널별 XOR 게이트(31, 32, 33)는 제 1 및 제 2, 제 3 시프트 레지스터로부터 제공된 인덱스 비트(도 3b, 도 3d, 도 3f)와 인덱스 테이블(20)로부터 제공된 수신측의 인덱스 비트(도 3a, 도 3c, 도 3 e)를 XOR 연산하게 된다.

즉, 먼저 a 채널에 대한 각 인덱스 비트를 연산하는 제 1 XOR 게이트(31)는 각각의 인덱스 비트에 대한 연산, 즉 a1,ia1', a2,ia2', ..., a8,ia8'를 수행하게 되는데, 이때 제 1 시프트 레지스터(11)에 저장된 데이터는 지연이 발생하지 않았으므로 제 1 XOR 게이트(31)로부터 출력되는 연산 결과는 모두 '0'이 되고, 제어부(50)는 이로 인해 a 채널의 데이터가 지연이 발생하지 않았음을 판별하게 된다.

그리고, b 채널에 대한 각 인덱스 비트를 연산하는 제 2 XOR 게이트(32)는 각각의 인덱스 비트에 대한 연산, 즉 b1,ib7', b2,ib8', ..., b8,ib6'를 수행하게 되는데, 이때 제 2 시프트 레지스터(12)에 저장된 데이터는 2 비트의 지연이 발생하였으므로 제 2 XOR 게이트(32)로부터 출력되는 연산 결과가 반드시 '0'이 되지는 않는다.

따라서, 제어부(50)는 제 2 시프트 레지스터(32)에 제어신호를 발생하여, 제 2 시프트 레지스터(12)에 저장된 데이터를 1 비트씩 순차적으로 시프트하여, 다시 제 2 XOR 게이트(32)에 제공하게 된다.

그리고, 제 2 XOR 게이트(32)는 다시 b1,ib6', b2,ib7', ..., b8,ib5'를 수행하게 되는데, 마찬가지로 각각의 인덱스 비트가 일치하지 않으므로 제 2 XOR 게이트(32)로부터 출력되는 연산 결과가 모두 '0'이 되지는 않는다.

따라서, 제어부(50)는 다시 상술한 과정을 반복 수행하여 제 2 시프트 레지스터(12)에 입력된 인덱스 비트를 시프트시키게 되는데, 결과적으로 제어부(50)는 제 2 XOR 게이트(32)의 연산 결과가 모두 '0'이 될 때까지, 즉 b1,ib1', b2,ib2', ..., b8,ib8'을 수행하여 XOR 연산 결과가 모두 '0'이 될 때까지 제 2 시프트 레지스터(12)의 인덱스 비트를 시프트시키게 된다.

그리고, 다시 그리고, c 채널에 대한 각 인덱스 비트를 연산하는 제 3 XOR 게이트(33)는 각각의 인덱스 비트에 대한 연산, 즉 c1,ic8', c2,ic1', ..., c8,ic7'을 수행하게 되는데, 이때 제 3 XOR 게이트(33)로부터 출력되는 연산 결과 또한 모두 '0'이 되지는 않는다.

따라서, 제어부(50)는 제 3 시프트 레지스터(13)의 각 인덱스 비트에 대한 시프트 동작을 수행하여, 상술한 b 채널의 각 인덱스 비트의 연산 결과에서와 마찬가지로 제 3 XOR 게이트(33)의 연산 결과가 모두 '0'이 될 때까지 제 3 시프트 레지스터(13)의 인덱스 비트를 시프트하게 된다.

즉, c1,ic1', c2,ic2', ..., c8,ic8'을 수행하여 XOR 연산 결과가 모두 '0'이 될 때까지 제 3 시프트 레지스터(13)의 인덱스 비트를 시프트시키게 된다.

결과적으로 상술한 과정을 거쳐 제어부(50)는 송신측으로부터 제공되는 각 채널별 인덱스 비트를 수신측에 기저장된 각 채널별 인덱스 비트를 기준으로하여 각각 동일한 지연 시간을 갖도록 제어하게 된다.

즉, 수신측에서는 송신측으로부터 제공되는 각 채널별 데이터 스트림의 시작 부분에 삽입된 인덱스 비트의 지연 시간을 동일하게 조절하므로써, 인덱스 비트뒤에 이어서 수신되는 각 채널별 영상 데이터 또한 동일한 지연 시간을 갖게 된다.

한편, 제어부(50)는 상술한 과정을 거쳐 각 채널별 데이터의 지연 시간이 보상되면, 송신측으로부터 제공되는 영상 데이터를 각각의 시프트 레지스터(11, 12, 13)를 통해 신호 처리부(40)에 제공하게 되고, 신호 처리부(40)는 동일한 지연 시간을 갖는 각 채널별 데이터를 소정의 신호 처리과정을 거쳐 디스플레이하게 된다.

따라서, 도시 생략된 모니터에는 서로 다른 채널을 통해 입력된 영상 데이터가 지연 보상되어 디스플레이 된다.

한편, 상술한 바와 같은 ISDN의 지연 시간 보상 장치는, 인터페이스하는 채널의 수에 관계없이 본 발명에서와 동일한 방법을 적용하여 각 채널에 대한 지연을 보상할 수 있게 될 것이다. 즉, 예를 들어 두 개의 채널을 이용하여 데이터를 전송하는 2-BRI의 경우에는 상술한 바와 같은 시프트 레지스터를 두 개로 구성하므로써, 각 채널에 대한 영상 신호의 지연을 보상할 수 있게 된다.

이상 설명한 바와 같이 본 발명에 따르면, ISDN n-BRI에서 발생되는 영상 데이터에 대한 지연 현상을 간략한 하드웨어를 이용하여 보상할 수 있는 효과가 있으며, 그에 따라 통상적으로 사용되는 과거의 복잡한 지연 보상 장치를 손쉽게 구현할 수 있는 효과가 있다.

Claims (4)

1. n개의 채널을 통해 시분할된 각 데이터를 송신측에서 수신측으로 전송하는 종합 정보 통신망에서 각 채널의 지연 발생을 보상하는 장치에 있어서, 상기 n 개의 각 채널에 대응하는 n 개의 기준 인덱스 비트를 저장하는 인덱스 테이블, 상기 n 개의 각 채널을 통해 각각 수신되며, 상기 n 개의 기준 인덱스 비트와 동일한 비트값을 각각 갖는 n 개의 전송 인덱스 비트를 각각 저장하고, 시프트 제어신호가 제공될 때 상기 저장된 n 개의 전송 인덱스 비트를 선택적으로 1비트씩 순차 시프트시키는 n개의 시프트 레지스터, 상기 인덱스 테이블에서 제공되는 각 기준 인덱스 비트와 상기 n개의 시프트 레지스터에서 각각 제공되는 대응하는 각 전송 인덱스 비트 또는 시프트된 각 전송 인덱스 비트를 각각 비교하며, 그 비교결과에 상응하는 판별신호를 각각 발생하는 n 개의 비교부 및 상기 발생된 각 판별신호에 의거하여, 상기 각 채널의 지연을 검출하며, 특정 채널에서 지연이 검출될 때, 상기 특정 채널을 통해 수신된 전송 인덱스 비트와 이에 대응하는 기준 인덱스 비트가 일치할 때까지 해당 시프트 레지스터에 저장된 대응하는 전송 인덱스 비트를 1비트씩 순차적으로 시프트시키기 위한 상기 시프트 제어신호를 발생하는 제어부로 이어진 종합 정보 통신망의 지연 보상 장치.
2. 제 1 항에 있어서, 상기 n 개의 시프트 레지스터는, 상기 n 개의 채널수에 대응하는 것을 특징으로 하는 종합 정보 통신망의 지연 보상 장치.
3. 제 2 항에 있어서, 상기 n 개의 비교부는, 상기 n 개의 시프트 레지스터의 갯수에 대응하는 것을 특징으로 하는 종합 정보 통신망의 지연 보상 장치.
4. 제 3 항에 있어서, 상기 각 비교부는, XOR 게이트로 각각 구성된 것을 특징으로 하는 종합 정보 통신망의 지연 보상 장치.