KR19980702211A - A semiconductor device comprising two or more metal wiring layers and a method of manufacturing the same - Google Patents
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Abstract
금속 배선층이 2층 이상 포함되는 반도체 장치의 제조 방법에 있어서, 적어도 알루미늄을 주성분으로 하는 제 1 도전층(12) 및 이 제 1 도전층보다 고융점의 금속을 포함하는 제 2 도전층(14)을 갖는 제 1 금속 배선층(10)을 형성하는 공정과; 상기 제 1 금속 배선층(10)상에 전기적 절연성을 갖는 절연층을 형성하고, 이 층상에 소정 패턴의 레지스트층을 형성하여 이 레지스트층을 마스크로서 에칭을 수행하며, 상기 제 2 도전층의 적어도 일부를 남긴 상태로 상기 절연층의 패터닝을 수행하여, 관통 홀을 갖는 층간 절연층(20)을 형성하는 공정과; 상기 레지스트층을 제거하는 공정 및; 상기 층간 절연층(20)상에, 적어도 알루미늄을 주성분으로 하는 제 1 도전층(52)을 포함하는 제 2 금속 배선층(50)을 형성하고, 또한, 상기 관통 홀내에 도전부를 형성하여 상기 제 1 금속 배선층과 상기 제 2 금속 배선층을 전기적으로 접속하는 공정을 포함하는 반도체 장치의 제조 방법을 특징으로 한다.In the manufacturing method of the semiconductor device which contains two or more metal wiring layers, The 1st conductive layer 12 which has at least aluminum as a main component, and the 2nd conductive layer 14 containing the metal of higher melting point than this 1st conductive layer are included. Forming a first metal wiring layer 10 having a thickness; An insulating layer having electrical insulation is formed on the first metal wiring layer 10, and a resist layer having a predetermined pattern is formed on the layer to perform etching using the resist layer as a mask, and at least a part of the second conductive layer. Patterning the insulating layer in a state of leaving a portion to form an interlayer insulating layer 20 having a through hole; Removing the resist layer; On the interlayer insulating layer 20, a second metal wiring layer 50 including a first conductive layer 52 containing at least aluminum as a main component is formed, and a conductive portion is formed in the through hole to form the first A manufacturing method of a semiconductor device comprising the step of electrically connecting a metal wiring layer and said second metal wiring layer.
이 제조 방법에 있어서, 제 1 금속 배선층(10)을 구성하는 제 2 도전층(14)을 남긴 상태로 레지스트층을 제거하기 위해 제 1 도전층(12)을 구성하는 알루미늄과, 에칭 가스 및 레지스트 성분과의 반응을 방지할 수 있고, 그 결과, 제 2 금속 배선층(50)의 패터닝을 저해하는 반응 생성물을 형성하는 일이 없다. 따라서, 제 2 금속 배선층에 있어서 합선이나 단선 등의 문제를 확실하게 회피할 수 있다.In this manufacturing method, aluminum constituting the first conductive layer 12 to remove the resist layer in the state of leaving the second conductive layer 14 constituting the first metal wiring layer 10, etching gas and resist Reaction with a component can be prevented and as a result, the reaction product which inhibits the patterning of the 2nd metal wiring layer 50 is not formed. Therefore, problems, such as a short circuit and a disconnection, can be reliably avoided in a 2nd metal wiring layer.
Description
2 층 이상의 금속 배선층을 갖는 반도체 장치를 형성하기 위해서는, 도 11에 예시하는 바와 같이, 기판, 기판상에 형성된 소자 형성 영역 및 층간 절연층을 적어도 포함하는 영역(200) 상에, 제 1 금속 배선층(10)이 형성된다. 이 제 1 금속 배선층(10)은 알루미늄 혹은 알루미늄 합금으로 이루어지는 제 1 도전층(12)과, 이 제 1 도전층(12) 상에 형성되는 제 2 도전층(14)으로써 이루어진다. 제 2 도전층(14)은 예를 들면, 티타늄이나 몰리브덴 등의 고융점 금속 혹은 그것들의 합금으로부터 이루어지며, 주로, 제 1 금속 배선층(10)의 패터닝 때에, 노광을 위한 빛의 반사 방지막으로서 기능한다. 그리고, 제 1 금속 배선층(10) 상에는 SiO2라든지 PSG 등으로 이루어지는 층간 절연층(20)이 형성된다. 이어서, 층간 절연층(20) 상에는 관통 홀의 패터닝을 위한 레지스트층(30)이 형성된다. 그 후, 에칭, 예를 들면 CF4등의 불소를 포함하는 가스에 의해서 드라이 에칭을 행하고, 층간 절연층(20) 및 제 2 도전층(14)을 제거함으로써, 소정 패턴의 관통 홀(40)이 형성된다. 그 후, 레지스트층(30)을 제거하고, 도시하지 않은 제 2 금속 배선층이 형성된다.In order to form a semiconductor device having two or more metal wiring layers, as illustrated in FIG. 11, a first metal wiring layer is formed on a region 200 including at least a substrate, an element formation region formed on the substrate, and an interlayer insulating layer. (10) is formed. The first metal wiring layer 10 is composed of a first conductive layer 12 made of aluminum or an aluminum alloy and a second conductive layer 14 formed on the first conductive layer 12. The second conductive layer 14 is made of, for example, a high melting point metal such as titanium or molybdenum or an alloy thereof, and mainly functions as an antireflection film for light for exposure when patterning the first metal wiring layer 10. do. On the first metal wiring layer 10, an interlayer insulating layer 20 made of SiO 2, PSG, or the like is formed. Subsequently, a resist layer 30 for patterning the through holes is formed on the interlayer insulating layer 20. Thereafter, dry etching is performed by etching, for example, a gas containing fluorine, such as CF 4, and the interlayer insulating layer 20 and the second conductive layer 14 are removed, whereby the through hole 40 of the predetermined pattern is formed. Is formed. Thereafter, the resist layer 30 is removed to form a second metal wiring layer (not shown).
본원 발명자는, 상기 공정에 있어서, 레지스트층(30)을 예를 들면, 산소 플라즈마를 사용한 드라이 에칭에 의해서 제거한 경우에, 제 2 금속 배선층의 패터닝이 어느 퇴적물에 의해서 저해되는 것을 찾아내고 있다.The inventors of the present invention have found that when the resist layer 30 is removed by dry etching using, for example, an oxygen plasma, patterning of the second metal wiring layer is inhibited by certain deposits.
본 발명은 알루미늄을 주성분으로 한 재료로 이루어지는 다층 배선층을 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device having a multilayer wiring layer made of a material mainly composed of aluminum, and a method of manufacturing the same.
도 1 내지 도 7은 본 발명의 제 1 실시예에 관한 반도체 장치의 제조 방법을 공정순으로 도시하는 도면으로서,1 to 7 are diagrams showing a method of manufacturing a semiconductor device according to the first embodiment of the present invention in the order of steps;
도 1은 소자 형성 영역상에 제 1 금속 배선층을 형성하는 공정을 도시하는 단면도.1 is a cross-sectional view showing a step of forming a first metal wiring layer on an element formation region.
도 2는 층간 절연층을 형성하는 공정을 도시하는 단면도.2 is a cross-sectional view showing a step of forming an interlayer insulating layer.
도 3은 레지스트층을 제거하는 공정을 도시하는 단면도.3 is a cross-sectional view showing a step of removing a resist layer.
도 4는 제 2 도전층을 에칭하는 공정을 도시하는 단면도.4 is a cross-sectional view showing a step of etching a second conductive layer.
도 5는 제 2 금속 배선층을 구성하는 배리어층을 형성하는 공정을 도시하는 단면도.5 is a cross-sectional view showing a step of forming a barrier layer that forms a second metal wiring layer.
도 6은 제 2 금속 배선층을 구성하는 제 1 도전층을 형성하는 공정을 도시하는 단면도.6 is a cross-sectional view showing a step of forming a first conductive layer constituting a second metal wiring layer.
도 7은 패시베이션층을 형성하는 공정을 도시하는 단면도.7 is a cross-sectional view showing a step of forming a passivation layer.
도 8 내지 도 10은, 본 발명의 제 2 실시예에 관한 반도체 장치의 제조 방법을 공정순으로 도시하는 도면으로서,8 to 10 are diagrams showing a method of manufacturing a semiconductor device according to a second embodiment of the present invention in the order of steps;
도 8은 제 2 금속 배선층을 구성하는 배리어층을 형성하는 공정을 도시하는 단면도.8 is a cross-sectional view showing a step of forming a barrier layer that constitutes a second metal wiring layer.
도 9는 제 2 금속 배선층을 구성하는 제 1 도전층을 형성하는 공정을 도시하는 단면도.9 is a cross-sectional view showing a step of forming a first conductive layer constituting a second metal wiring layer.
도 10은 패시베이션층을 형성하는 공정을 도시하는 단면도.10 is a cross-sectional view showing a step of forming a passivation layer.
도 11은 종래의 반도체 장치의 제조 방법의 일례를 도시하는 단면도.11 is a cross-sectional view showing an example of a conventional method for manufacturing a semiconductor device.
본 발명은 금속 배선층의 패터닝을 저해하는 물질의 생성을 방지하고, 정밀도가 높은 패터닝이 가능하며, 높은 원료에 대한 제품의 비율로, 또한 높은 신뢰성을 갖는 2층 이상의 금속 배선층을 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.The present invention provides a semiconductor device comprising two or more metal wiring layers, which prevent the production of a material that inhibits the patterning of the metal wiring layer, enable highly accurate patterning, and have a high reliability in a ratio of products to a high raw material and have high reliability. The manufacturing method is related.
본 발명의 제조 방법은, 금속 배선층이 2층 이상 포함되는 반도체 장치의 제조 방법으로서, 이하 (가) 내지 (라) 공정을 포함한다.The manufacturing method of this invention is a manufacturing method of the semiconductor device which contains two or more metal wiring layers, and includes the following (a)-(d) process.
(가) 적어도 알루미늄을 주성분으로 하는 제 1 도전층, 및 이 제 1 도전층보다 고융점의 금속을 포함하는 제 2 도전층을 갖는 제 1 금속 배선층을 형성하는 공정과, (나) 상기 제 1 금속 배선층상에, 전기적 절연성을 갖는 절연층을 형성하며, 이 절연층상에 소정 패턴의 레지스트층을 형성하고, 이 레지스트층을 마스크로서 상기 절연층의 에칭을 행함으로써, 상기 제 2 도전층의 적어도 일부를 남긴 상태로 상기 절연층의 패터닝을 행하여, 관통 홀을 갖는 층간 절연층을 형성하는 공정과, (다) 상기 레지스트층을 제거하는 공정 및, (라) 상기 층간 절연층상에, 적어도 알루미늄을 주성분으로 하는 제 1 도전층을 포함하는 제 2 금속 배선층을 형성하며, 또한, 상기 관통 홀내에 전도부를 형성하고 상기 제 1 금속 배선층과 상기 제 2 금속 배선층을 전기적으로 접속하는 공정을 포함한다.(A) forming a first metal wiring layer having a first conductive layer containing at least aluminum as a main component, and a second conductive layer containing a metal having a higher melting point than the first conductive layer; An insulating layer having electrical insulation is formed on the metal wiring layer, and a resist layer having a predetermined pattern is formed on the insulating layer, and the insulating layer is etched using this resist layer as a mask to at least the second conductive layer. Patterning the insulating layer with a part left to form an interlayer insulating layer having a through hole, (c) removing the resist layer, and (d) at least aluminum on the interlayer insulating layer. A second metal wiring layer including a first conductive layer as a main component is formed, and a conductive portion is formed in the through hole, and the first metal wiring layer and the second metal wiring layer are electrically contacted with each other. It includes the process belonging.
본 원의 발명자에 의하면, 상술한 제 2 금속 배선층의 패터닝 불량의 원인이 되는 바람직하지 않은 퇴적물(이물질)은 알루미늄 및 레지스트 성분을 포함하는 것이 확인되었다. 이 이물질의 생성 메카니즘은 반드시 분명하지 않지만, 층간 절연층 및 이 층간 절연층의 하위에 있는 제 1 금속 배선층을 구성하는 제 2 도전층을 에칭하여 관통 홀을 형성할 때에, 관통 활내에 노출한 제 1 도전층을 구성하는 알루미늄, 레지스트 성분 및 에칭 가스성분이 반응함으로써, 산소 플라즈마에 의한 탄화 처리 및 통상 사용되는 유기 용제에 의한 웨트 크리닝에 의해서도 제거할 수 없는 반응 생성물이 생기고, 이 반응 생성물에 의해서 제 2 금속 배선층의 패터닝이 저해되는 것으로 고려된다. 또한, 본원 발명자에 의하면 상기 반응 생성물은, 산소 플라즈마에 의한 탄화 처리 혹은 크리닝시에, 형입상(스크린상)으로 성장하는 것이 확인되었다.According to the inventors of the present application, it was confirmed that the undesirable deposits (foreign materials) that cause the above-mentioned poor patterning of the second metal wiring layer include aluminum and a resist component. The mechanism of generating this foreign matter is not always obvious, but the agent exposed in the through-hole when etching the second conductive layer constituting the interlayer insulating layer and the first metal wiring layer under the interlayer insulating layer to form through holes is formed. When the aluminum, resist component, and etching gas component constituting the one conductive layer react, a reaction product which cannot be removed even by carbonization treatment with oxygen plasma and wet cleaning with an organic solvent which is usually used is produced. It is considered that the patterning of the second metal wiring layer is inhibited. In addition, according to the inventors of the present application, it was confirmed that the reaction product grows in a shape of granules (screen) at the time of carbonization treatment or cleaning with an oxygen plasma.
본 발명에 관한 반도체 장치의 제조 방법에 의하면, 상기 공정(나)로, 관통 홀을 형성할 때에, 고융점 금속을 포함하는 제 2 도전층의 적어도 일부를 남김으로써, 알루미늄을 주체로 하는 제 1 도전층을 완전히 덮은 상태로 층간 절연층을 에칭할 수 있다. 따라서, 이물질의 원인 물질이 되는 알루미늄과, 에칭 가스 및 레지스트 성분과의 반응을 방지할 수 있다. 그 결과, 제 2 금속 배선층 합선이라든지 단선의 원인이 되는 반응 생성물이 생기지 않고, 신뢰성이 높은 원료에 대한 제품의 비율이 높은 반도체 장치를 제조할 수 있다. 또, 본 발명에 관한 반도체 장치는, 2층 이상의 금속 배선층을 가지며, 상기 제 1 금속 배선층은 최상단의 금속 배선층보다 아래에 있는 금속 배선층을 의미하며, 상기 제 2 금속 배선층은 상기 제 1 금속 배선층보다 위에 있으면서 가장 가까운 금속 배선층을 의미한다.According to the manufacturing method of the semiconductor device which concerns on this invention, when forming a through hole at the said process (b), at least one part of the 2nd conductive layer containing a high melting point metal is left and the 1st which mainly uses aluminum is made. The interlayer insulating layer can be etched with the conductive layer completely covered. Therefore, it is possible to prevent the reaction between the aluminum, which is the cause of the foreign matter, and the etching gas and the resist component. As a result, the reaction product which causes a short circuit of a 2nd metal wiring layer, or a disconnection does not generate | occur | produce, and the semiconductor device with a high ratio of the product with respect to a highly reliable raw material can be manufactured. Moreover, the semiconductor device which concerns on this invention has two or more metal wiring layers, and a said 1st metal wiring layer means the metal wiring layer below the uppermost metal wiring layer, and a said 2nd metal wiring layer is compared with the said 1st metal wiring layer. It means the closest metal wiring layer on top.
본 발명에 있어서, 알루미늄을 주성분으로 하는 제 1 도전층은, 알루미늄, 혹은 알루미늄-규소, 알루미늄-동, 알루미늄-규소-동 등의 알루미늄 합금으로 구성된다. 또한, 상기 고융점의 금속을 포함하는 제 2 도전층은, 티타늄, 몰리브덴 및 텅스텐 등의 고융점 금속, 혹은 이것들의 금속의 합금, 예를 들면 티타늄-질소, 몰리브덴-규소, 텅스텐-규소, 티타늄-텅스텐등으로 구성된다. 이 제 2 도전층은, 그 막두께가, 바람직하게는 20 내지 200nm, 보다 바람직하게는 40 내지 100nm이다. 제 2 도전층은, 그 막 두께를 이 범위로설정함으로써 노광시의 빛의 반사 방지막 및 배리어층으로서의 기능을 갖을 뿐만 아니라, 관통 홀 형성시에 제 2 도전층이 에칭에 의해서 제거되어 제 1 도전층이 노출하지 않기 위한 여백(margin)을 확보할 수 있다. 이 여백은, 각 관통 홀의 깊이의 상위라든지 에칭 조건등을 고려하여 설정된다.In the present invention, the first conductive layer containing aluminum as a main component is composed of aluminum alloys such as aluminum or aluminum-silicon, aluminum-copper, and aluminum-silicon-copper. Further, the second conductive layer containing the high melting point metal may be a high melting point metal such as titanium, molybdenum or tungsten, or an alloy of these metals, for example, titanium-nitrogen, molybdenum-silicon, tungsten-silicon and titanium It consists of tungsten. The film thickness of this 2nd electroconductive layer becomes like this. Preferably it is 20-200 nm, More preferably, it is 40-100 nm. By setting the thickness of the second conductive layer in this range, the second conductive layer not only functions as an antireflection film and a barrier layer of light during exposure, but also the second conductive layer is removed by etching at the time of forming the through-hole to form the first conductive layer. It is possible to have a margin for the layer not to be exposed. This margin is set in consideration of the difference between the depth of each through hole, the etching conditions, and the like.
본 발명에 관한 반도체 장치의 제조 방법에 있어서는, 상기 공정(다)에 계속해서, 상기 층간 절연층을 마스크로서 에칭을 행하여, 상기 관통 홀에 대응하는 영역의 상기 제 2 도전층을 제거하는 공정(마)를 더 가지며, 그 후 상기 공정(라)을 행하는 것이 바람직하다.In the method of manufacturing a semiconductor device according to the present invention, following the step (c), the step of etching the interlayer insulating layer as a mask to remove the second conductive layer in the region corresponding to the through hole ( E) It is preferable to further carry out the said process (d) after that.
이 제조 방법에 의하면, 제 1 금속 배선층을 구성하는 제 1 도전층과 상기 관통 홀내에 형성된 콘택 도전부가 접촉하는 상태로 되기 때문에, 상기 제 1 금속 배선층과 상기 콘택트 도전부와의 접촉 저항을 작게 할 수 있다. 상기 제 2 전도층은 고융점 금속을 포함하기 위해서, 알루미늄을 주성분으로 하는 제 1 도전층 보다 전기 저항이 크기 때문에, 콘택트 도전부에서 상기 제 2 도전층을 개재시키지 않음으로써, 콘택트 도전부에서의 접촉 저항을 작게 할 수 있다. 단, 콘택트 도전부에 있어서의 접촉 저항의 점에서 허용할 수 있는 경우에는, 상기 공정(e)을 행하지 않음으로써, 간이한 프로세스로 후술하는 본 발명의 반도체 장치를 제조할 수 있다.According to this manufacturing method, since the first conductive layer constituting the first metal wiring layer is brought into contact with the contact conductive portion formed in the through hole, the contact resistance between the first metal wiring layer and the contact conductive portion can be reduced. Can be. Since the second conductive layer has a higher electrical resistance than the first conductive layer containing aluminum as a main component in order to contain the high melting point metal, the contact conductive portion does not intervene with the second conductive layer. The contact resistance can be made small. However, when it is permissible from the point of contact resistance in a contact conductive part, the semiconductor device of this invention mentioned later can be manufactured by a simple process by not performing the said process (e).
또한, 본 발명에 관한 제조 방법에 있어서는, 상기 공정(다)에서, 상기 레지스트층은 산소 플라즈마를 포함하는 기상중에서 제거되는 것이 바람직하다.Moreover, in the manufacturing method which concerns on this invention, it is preferable at the said process (c) that the said resist layer is removed in the gaseous phase containing oxygen plasma.
본 발명에 있어서는, 상술한 바와 같이, 공정(나)에서 제 1 금속 배선층을 구성하는 제 2 도전층을 남김으로써, 공정(다)에서의 레지스트층의 제거 공정에서 바람직하지 않은 퇴적물의 발생을 방지할 수 있다. 그 결과, 산소 플라즈마를 포함하는 기상중에서 탄화 처리에 의해서 레지스트층을 충분히 제거할 수 있다. 그 때문에, 레지스트층의 제거 공정에 있어서 통상 필요로 되는 액체에 의한 크리닝 처리를 필요로 하지 않든가, 또는 아주 간략화할 수 있기 때문에, 프로세스의 간이화가 가능하다.In the present invention, as described above, by leaving the second conductive layer constituting the first metal wiring layer in the step (b), occurrence of undesirable deposits in the step of removing the resist layer in the step (c) is prevented. can do. As a result, the resist layer can be sufficiently removed by carbonization in the gas phase containing the oxygen plasma. Therefore, since the cleaning process by the liquid normally required in the removal process of a resist layer is not required, or can be simplified very much, the process can be simplified.
본 발명에 관한 반도체 장치는, 금속 배선층이 2층 이상포함되는 반도체 장치로서, 알루미늄을 주성분으로 하는 제 1 도전층 및 이 제 1 도전층보다 고융점의 금속을 포함하는 제 2 전도층을 갖는 제 1 금속 배선층과, 상기 제 1 금속 배선층보다 상위에 위치하여, 적어도 알루미늄을 주성분으로 하는 제 1 도전층을 갖는 제 2 금속 배선층과, 상기 제 1 금속 배선층과 상기 제 2 금속 배선층의 사이에 존재하여, 양자를 전기적으로 절연하고, 또한 소정위치에 관통 홀을 갖는 층간 절연층, 및 상기 층간 절연층의 관통 홀내에 형성되어, 상기 제 1 금속 배선층과 상기 제 2 금속 배선층을 전기적으로 접속하는 콘개트 도전부를 포함하며, 상기 콘택트 도전부는, 상기 제 1 금속 배선층과의 접속에 있어서, 상기 제 2 도전층을 통해 상기 제 1 도전층에 전기적으로 접속되었다.A semiconductor device according to the present invention is a semiconductor device containing two or more metal wiring layers, comprising: a first conductive layer containing aluminum as a main component and a second conductive layer containing a metal having a higher melting point than that of the first conductive layer. A first metal wiring layer, a second metal wiring layer positioned above the first metal wiring layer and having a first conductive layer containing at least aluminum as a main component, and between the first metal wiring layer and the second metal wiring layer, And an interlayer insulating layer which electrically insulates both of them and has a through hole at a predetermined position, and is formed in the through hole of the interlayer insulating layer, and the electrical connection for electrically connecting the first metal wiring layer and the second metal wiring layer. And a conductive portion, wherein the contact conductive portion is electrically connected to the first conductive layer through the second conductive layer in connection with the first metal wiring layer. It was.
이 반도체 장치에 의하면, 상기 제 2 도전층을 남김으로써, 층간 절연층에 관통 홀을 형성하는 공정에 있어서, 제 1 금속 배선층을 구성하는 알루미늄, 레지스트 성분 및 에칭 가스 성분의 반응 생성물을 발생하지 않기 때문에, 제 2 금속 배선층의 패터닝을 저해하는 퇴적물을 생성하는 일이 없다. 따라서, 간이한 프로세스에 의해서 제조할 수 있고, 또한 신뢰성이 높고 원료에 대한 제품의 비율이 좋은 반도체 장치를 제공할 수 있다.According to this semiconductor device, by leaving the second conductive layer, a reaction product of aluminum, a resist component and an etching gas component constituting the first metal wiring layer is not generated in the step of forming a through hole in the interlayer insulating layer. Therefore, the deposit which inhibits the patterning of the second metal wiring layer is not produced. Therefore, it is possible to provide a semiconductor device which can be manufactured by a simple process and which has high reliability and a good ratio of products to raw materials.
이하, 본 발명을 또한 구체적으로 설명하기 위해서, 그 적합한 실시예에 관하여 설명한다.Hereinafter, in order to demonstrate this invention further concretely, the suitable Example is described.
(제 1 실시예)(First embodiment)
본 발명의 제 1 실시예에 관한 반도체 장치의 제조 방법을 도 1 내지 도 7을 참조하면서 설명한다.A method of manufacturing a semiconductor device according to the first embodiment of the present invention will be described with reference to FIGS.
(A) 우선, 반도체 기판(100)에, 통상의 방법에 의해서 소자 분리 영역(2) 및 소자 형성 영역(1000)을 형성하며, 또한 이것들의 소자 분리 영역(2) 및 소자 형성 영역(1000)상에 제 1 층간 절연층(8)을 형성한다. 그리고, 제 1 층간 절연층(8)의 소정위치에 통상의 방법에 의해서 관통 홀을 형성한다. 그리고, 상기 제 1 층간 절연층(8)상에 막두께 200 내지 1000nm의 제 1 도전층(12)을 형성하고, 이어서 막두께 40 내지 100nrm의 제 2 도전층(14)을, 예를 들면 스팩터법에 의해서 형성한다. 상기 제 1 도전층(12)은, 알루미늄 혹은 알루미늄을 주성분으로 하는 합금, 예를 들면 알루미늄-규소. 알루미늄-동, 알루미늄-규소-동으로 구성된다. 상기 제 2 도전층(14)은, 티타늄, 몰리브덴 및 텅스텐 등의 고융점 금속, 혹은 이것들의 금속의 합금, 예를 들면 티타늄-질소, 몰리브덴-규소, 텅스텐-규소, 티타늄-텅스텐등으로 구성된다. 상기 제 2 도전층(14)의 막두께는, 노광시의 빛의 반사 방지층 및 배리어 층으로서의 기능 뿐만 아니라, 관통 홀 형성시에 제 2 도전층이 에칭에 의해서 제거되어 제1 도전층이 노출하지 않기 때문에 여백을 고려하여 설정하였다.(A) First, the element isolation region 2 and the element formation region 1000 are formed in the semiconductor substrate 100 by a conventional method, and these element isolation region 2 and the element formation region 1000 are formed. The first interlayer insulating layer 8 is formed on it. Then, a through hole is formed at a predetermined position of the first interlayer insulating layer 8 by a conventional method. Then, the first conductive layer 12 having a film thickness of 200 to 1000 nm is formed on the first interlayer insulating layer 8, and then the second conductive layer 14 having a film thickness of 40 to 100 nrm is formed, for example. It forms by the factor method. The first conductive layer 12 is aluminum or an alloy containing aluminum as a main component, for example, aluminum-silicon. It consists of aluminum-copper and aluminum-silicon-copper. The second conductive layer 14 is composed of a high melting point metal such as titanium, molybdenum and tungsten, or an alloy of these metals, for example, titanium-nitrogen, molybdenum-silicon, tungsten-silicon, titanium-tungsten, or the like. . The film thickness of the second conductive layer 14 functions not only as a reflection prevention layer and a barrier layer of light during exposure, but also when the through hole is formed, the second conductive layer is removed by etching so that the first conductive layer is not exposed. Since it is set in consideration of the margin.
이들의 층을, 통상 사용되는 리소 그래피 기술 및 반응성 이온 에칭(RIE) 등의 에칭 기술을 사용하여 패터닝하고, 소정의 패턴을 갖는 제 1 도전층(12) 및 제 2 도전층(14)으로 이루어지는 제 1 금속 배선층(10)을 형성한다(도 1).These layers are patterned using etching techniques, such as lithography techniques and reactive ion etching (RIE) which are normally used, and consist of the 1st conductive layer 12 and the 2nd conductive layer 14 which have a predetermined | prescribed pattern. The first metal wiring layer 10 is formed (FIG. 1).
상기 소자 형성 영역(1000)은, 이 예에 있어서는, 반도체 기판(100)상에 형성된 예를 들면 SiO2층(LOCOS)으로 이루어지는 소자 분리 영역(2)에 의해서 구획된 영역으로 형성되어, 상기 기판(100)내에 형성되었다. 예를 들면 소스/드레인 영역을 구성하는 불순물 확산층(4) 및 기판(100)상에 절연막을 통하여 형성된 게이트 전극(6)을 포함하여 구성된다. 도 1에 있어서는, 소자의 예로서 MOS 소자를 개략적으로 나타내었지만, 소자 형성 영역(1000)은, 전자 회로를 구성할 수 있는 모든 타입의 반도체 소자 및 소자 분리 구조를 포함할 수 있는 것은 물론이다. 그리고, 상기 소자 형성 영역(1000)은, 각종 디바이스에 따라서 통상 사용되는 방법에 의해서 형성할 수 있다.In this example, the element formation region 1000 is formed as a region partitioned by an element isolation region 2 formed of, for example, a SiO 2 layer (LOCOS) formed on the semiconductor substrate 100, and the substrate It was formed in (100). For example, an impurity diffusion layer 4 constituting the source / drain region and a gate electrode 6 formed on the substrate 100 through an insulating film are included. In FIG. 1, the MOS device is schematically illustrated as an example of the device, but the device formation region 1000 may include all types of semiconductor devices and device isolation structures capable of forming electronic circuits. The element formation region 1000 can be formed by a method commonly used in accordance with various devices.
(B) 이어서, 제 1 금속 배선층(10)상에, 예를 들면 SiO2, PSG 등으로 이루어지는 제 2 층간 절연층(20)을, 막두께 200 내지 400nm으로 형성한다. 다음에, 제 2 층간 절연층(20)상에, 통상 사용되는 방법을 사용하여, 소정의 패턴을 갖는 레지스트층(30)을 형성한다. 이 레지스트층(30)을 마스크로서, 예를 들면 불화탄소계 가스를 반응 가스로서 사용하여 드라이 에칭에 의해 상기 제 2 층간 절연층(20)에 관통홀(40a)을 형성한다. 상기 드라이 에칭에 사용되는 불화탄소계 가스로서는, CF4, CHF3, C2F6등을 사용할 수 있다. 또한, 에칭 가스에는, 헬륨, 아르곤, 질소등의 불활성 가스가 첨가되는 것이 바람직하다. 에칭 가스에 불활성 가스를 첨가함으로써, 제 2 도전층(14)의 에칭 레이트를 작게 할 수 있고, 그 결과, 이 제 2 도전층이 제거되고 제 1 도전층이 노출하는 것을 방지하고 있다. 상기 에칭 가스의 조성은, 제 2 층간 절연층(20)과 제 2 도전층(14)과의 선택비등에 의해서 적합한 조건이 선택되지만, 예를 들면, 불화탄소계 가스와 불활성 가스와의 비율을 체적비로 10:90 내지 90:10으로 설정하는 것이 바람직하다. 이 공정에 의해서, 제 1 금속 배선층(10)을 구성하는 제 2 도전층(14)이 남겨진 상태로, 제 2 층간 절연층(20)에 관통홀(40a)이 형성된다(도 2).(B) Next, on the first metal wiring layer 10, a second interlayer insulating layer 20 made of SiO 2 , PSG, or the like is formed to have a film thickness of 200 to 400 nm. Next, on the second interlayer insulating layer 20, a resist layer 30 having a predetermined pattern is formed using a method commonly used. Through-holes 40a are formed in the second interlayer insulating layer 20 by dry etching using the resist layer 30 as a mask, for example, a fluorocarbon gas as a reaction gas. As the fluorocarbon gas used for the dry etching, CF 4 , CHF 3 , C 2 F 6 , or the like can be used. Moreover, it is preferable to add inert gas, such as helium, argon, nitrogen, to an etching gas. By adding an inert gas to the etching gas, the etching rate of the second conductive layer 14 can be reduced, and as a result, the second conductive layer is removed and the first conductive layer is prevented from being exposed. Although the suitable conditions are selected by the selection ratio of the 2nd interlayer insulation layer 20 and the 2nd conductive layer 14, the composition of the said etching gas, For example, the ratio of a fluorocarbon type gas and an inert gas is adjusted. It is preferable to set it as 10: 90-90: 10 by volume ratio. By this process, the through-hole 40a is formed in the 2nd interlayer insulation layer 20 in the state which the 2nd conductive layer 14 which comprises the 1st metal wiring layer 10 is left (FIG. 2).
이 공정에 있어서는, 알루미늄을 주체로 하는 제 1 도전층(12)이 고융점 금속으로 이루어지는 제 2 도전층(14)에 의하여 덮히기 때문에, 제 2 층간 절연층(20)의 에칭시에 알루미늄 및 레지스트 성분을 포함하는 퇴적물을 생성하지 않는다.In this step, since the first conductive layer 12 mainly composed of aluminum is covered by the second conductive layer 14 made of a high melting point metal, aluminum and aluminum at the time of etching the second interlayer insulating layer 20. It does not produce a deposit comprising a resist component.
(C) 이어서, 레지스트층(30)을, 예를 들면 산소 플라즈마에 의해서 탄화하여 제거한다(도 3). 이 공정에 있어서는, 상기 공정(B)에서 상기 퇴적물이 생성하지 않은 것부터, 다음의 제 2 금속 배선층의 패터닝을 저해하는 물질이 잔존하지 않는 상태로, 상기 산소 플라즈마에 의한 탄화에 의해서 상기 레지스트층(30)을 거의 완전히 제거할 수 있다. 다만, 이 공정에서는, 필요에 따라, 유기 용제등의 액체를 사용한 웨트 크리닝을 병용할 수도 있다.(C) Next, the resist layer 30 is carbonized and removed, for example by oxygen plasma (FIG. 3). In this step, since the deposit is not produced in the step (B), the resist layer (by carbonization by the oxygen plasma) is formed in a state in which a substance that inhibits the patterning of the next second metal wiring layer remains. 30) can be almost completely removed. In this step, however, wet cleaning using a liquid such as an organic solvent may be used in combination.
(D) 이어서, 상기 제 2 층간 절연층(20)을 마스크로서, 예를 들면 SF6, CF4등의 에칭 가스를 사용하여 상기 제 2 도전층(14)을 제거함으로써, 제 1 도전층(12)이 노출한 상태로 관통 홀(40b)을 형성한다(도 4).(D) Subsequently, the second conductive layer 14 is removed by using the second interlayer insulating layer 20 as a mask, for example, using an etching gas such as SF 6 , CF 4, or the like. The through-hole 40b is formed in the state which 12) exposed (FIG. 4).
(E) 이어서, 막두께 20 내지 200nm의 배리어층(54)을, 예를 들면 스팩터법으로 형성한다. 배리어층(54)을 구성하는 금속은 특히 한정되지 않고, 통상 사용되고 있는 티타늄, 티타늄-질소, 티타늄-텅스텐등의 고융점 금속 혹은 그 합금을 사용할 수도 있다(도 5).(E) Subsequently, the barrier layer 54 with a film thickness of 20 to 200 nm is formed by, for example, a sputtering method. The metal constituting the barrier layer 54 is not particularly limited, and a high melting point metal such as titanium, titanium-nitrogen, titanium-tungsten, or an alloy thereof may be used (FIG. 5).
(F) 이어서, 알루미늄, 혹은 알루미늄을 주성분으로 하는 합금으로 이루어지는 제 1 도전층(52)을, 예를 들면 스팩터법으로 형성한다. 이 제 1 도전층(52)은, 상기 제 1 도전층(12)을 구성하는 재료와 같은 것을 사용할 수 있다. 또한, 통상 사용되는 리소 그래피기술 및 에칭 기술에 의해서, 배리어층(54) 및 제 1 도전층(52)의 패터닝을 행하여, 제 2 금속 배선층(50)을 형성한다. 상기 공정(E) 및 이 공정(F)에 의해서, 관통 홀(40b)내에, 배리어층(54) 및 제 1 도전층(52)으로 이루어지는 콘택트 도전부(56)가 형성된다(도 6).(F) Next, the 1st conductive layer 52 which consists of aluminum or the alloy which has aluminum as a main component is formed, for example by the sputter method. As the first conductive layer 52, the same material as that of the first conductive layer 12 can be used. In addition, the barrier layer 54 and the first conductive layer 52 are patterned by a lithography technique and an etching technique commonly used to form the second metal wiring layer 50. By the said process (E) and this process (F), the contact conductive part 56 which consists of the barrier layer 54 and the 1st conductive layer 52 is formed in the through-hole 40b (FIG. 6).
(G) 이어서, 통상 사용되는 방법에 의해, SiO2등으로 구성되는 패시베이션 층(60)이 형성된다(도 7).(G) Then, by a method usually used, SiO 2 passivation layer 60 composed of the like is formed (Fig. 7).
이상의 공정을 포함하는 본 실시예의 제조 방법에 있어서는, 제 1 금속 배선층(10)을 구성하는 제 2 도전층(14)을 남긴 상태로 레지스트층(30)을 제거하기 위해서, 제 1 도전층(12)을 구성하는 알루미늄과, 에칭 가스 및 레지스트층(30)의 성분과의 반응을 방지할 수 있고, 그 결과, 제 2 금속 배선층(50)의 패터닝을 저해하는 반응 생성물을 형성하지 않는다. 따라서, 제 2 금속 배선층(50)에 있어서 합선이라든지 단선 등의 트러블의 발생을 확실하게 회피할 수 있다.In the manufacturing method of this embodiment including the above process, in order to remove the resist layer 30 in the state which left the 2nd conductive layer 14 which comprises the 1st metal wiring layer 10, the 1st conductive layer 12 is carried out. The reaction between the aluminum constituting the s) and the etching gas and the components of the resist layer 30 can be prevented, and as a result, the reaction product that inhibits the patterning of the second metal wiring layer 50 is not formed. Therefore, the occurrence of a trouble such as a short circuit or a disconnection in the second metal wiring layer 50 can be reliably avoided.
또한, 제 1 금속 배선층(10)의 제 2 도전층(14)의 막두께를 통상보다 큰 상기 범위로 설정하는 것, 및 제 2 층간 절연층(20)의 에칭 가스에 불활성 가스를 첨가하는 데에 적어도 한쪽의 수단, 바람직하게는 양자의 수단을 채용함으로써, 관통홀(40a)의 깊이의 차이를 명확하게 하고, 즉 가장 깊은 관통 홀의 형성시에 가장 얕은 관통 홀로 제 2 도전층(14)이 남도록 설정할 수 있다.In addition, setting the film thickness of the second conductive layer 14 of the first metal wiring layer 10 to the above-mentioned larger range than usual, and adding an inert gas to the etching gas of the second interlayer insulating layer 20. By employing at least one means, preferably both means, the difference in depth of the through hole 40a is made clear, that is, the second conductive layer 14 is formed as the shallowest through hole at the time of forming the deepest through hole. It can be set to remain.
또한, 제 2 층간 절연층(20) 및 제 1 금속 배선층(10)이 제 2 도전층(14)의 에칭을 다른 공정에서 행함으로써, 각각의 에칭 조건을 최적화할 수 있다.In addition, the etching conditions of the second interlayer insulating layer 20 and the first metal wiring layer 10 can be optimized by performing the etching of the second conductive layer 14 in another process.
또한, 도 7에 나타내는 반도체 장치에 있어서는, 제 1 금속 배선층(10)과 제 2 금속 배선층(50)을 전기적으로 접속하는 콘택트 도전부(56)는, 제 1 금속 배선층(10)을 구성하는 비교적 전기 저항이 높은 제 2 도전층(14)의 부분을 제거하여 형성되어 있기 때문에, 콘택 도전부(56)와 제 1 금속 배선층(10)과의 접촉 저항을 작게 할 수 있다.In the semiconductor device shown in FIG. 7, the contact conductive portion 56 that electrically connects the first metal wiring layer 10 and the second metal wiring layer 50 is relatively constituting the first metal wiring layer 10. Since the part of the 2nd conductive layer 14 with high electrical resistance is removed and formed, the contact resistance of the contact conductive part 56 and the 1st metal wiring layer 10 can be made small.
(제 2 실시예)(Second embodiment)
본 실시예에 있어서는, 제 1 금속 배선층(10)과 제 2 금속 배선층(50)을 접속하기 위한 콘택트 영역에서, 제 1 금속 배선층(10)의 제 2 도전층(14)을 제거하지 않은 점에서, 상기 제 1 실시예와 다르다. 이하에, 본 실시예의 제조 공정을 구체적으로 설명한다.In this embodiment, in the contact region for connecting the first metal wiring layer 10 and the second metal wiring layer 50, the second conductive layer 14 of the first metal wiring layer 10 is not removed. This is different from the first embodiment. Below, the manufacturing process of a present Example is demonstrated concretely.
소자 형성 영역(1000)상에 제 1 금속 배선층(10)을 형성하는 공정(A), 제 2 금속 절연층(20) 및 레지스트층(30)을 형성하여, 상기 층간 절연층(20)에 소정의 패턴으로 관통 홀(40a)을 형성하는 공정(B), 및 상기 제 2 층간 절연층(20)의 마스크에 사용될 수 있는 레지스트층(30)을 제거하는 공정(C)에 관하여는, 상기 제 1 실시예와 같기 때문에, 그 도시 및 상세한 설명을 생략한다.A process of forming the first metal wiring layer 10 on the element formation region 1000, the second metal insulating layer 20 and the resist layer 30 are formed, and the predetermined interlayer insulating layer 20 is formed. Regarding the step (B) of forming the through hole 40a in a pattern of, and the step (C) of removing the resist layer 30 that can be used for the mask of the second interlayer insulating layer 20, Since it is the same as that of the first embodiment, its illustration and detailed description are omitted.
그리고, 상기 제 1 실시예에서는, 공정(D)에 있어서, 제 2 층간 절연층(20)을 마스크로서 제 1 금속 배선층(10)을 구성하는 제 2 도전층(14)을 에칭하여, 제 1 도전층(12)이 노출하는 상태로 관통 홀(40b)을 형성하였지만, 본 실시예에서는, 도 4에 나타내는 공정(D)을 실시하지 않는다. 즉 상기 공정(A) 내지 (C)에 계속해서, 이하의 공정(H), (I) 및 (J)를 행한다.In the first embodiment, in the step (D), the second conductive layer 14 constituting the first metal wiring layer 10 is etched by using the second interlayer insulating layer 20 as a mask, so that the first Although the through hole 40b was formed in the state which the conductive layer 12 exposes, the process (D) shown in FIG. 4 is not implemented in a present Example. That is, following the said process (A)-(C), the following process (H), (I), and (J) are performed.
(H) 이 공정은, 상기 제 1 실시예의 공정(E)에 상당하여, 제 2 층간 절연층(20)상에 배리어층(54)이 형성된다(도 8). 배리어층(54)의 제조 조건이라든지 재질은 상기 제 1 배리어층(54)과 같다.(H) This step corresponds to step (E) of the first embodiment, and a barrier layer 54 is formed on the second interlayer insulating layer 20 (FIG. 8). The manufacturing conditions and the material of the barrier layer 54 are the same as those of the first barrier layer 54.
(I) 이 공정은 상기 제 1 실시예의 공정(F)에 상당하여, 배리어층(54)상에 알루미늄을 주체로 하는 제 1 도전층(52)이 형성된다. 제 2 도전층의 형성 방법 및 재질은 상기 제 1 실시예의 제 1 도전층(52)과 같다.(I) This process corresponds to the process (F) of the said 1st Example, and the 1st conductive layer 52 which mainly consists of aluminum is formed on the barrier layer 54. As shown to FIG. The method and material for forming the second conductive layer are the same as those of the first conductive layer 52 of the first embodiment.
그리고, 상기 배리어층(54) 및 상기 제 1 도전층(52)의 패터닝을 행하여, 제 2 금속 배선층(50)을 형성한다(도 9). 그리고, 상기 공정(H) 및 이 공정(I)에 의해서, 관통 홀(42)내에, 배리어층(54) 및 제 1 도전층(52)으로 이루어지는 콘택트 도전부(56)가 형성된다.Then, the barrier layer 54 and the first conductive layer 52 are patterned to form a second metal wiring layer 50 (FIG. 9). And by the said process (H) and this process (I), the contact conductive part 56 which consists of the barrier layer 54 and the 1st conductive layer 52 is formed in the through-hole 42. As shown in FIG.
(J) 이 공정은, 상기 제 1 실시예의 공정(G)에 상당하여, 제 2 금속 배선층(50)의 패시베이션층(60)이 형성된다(도 10).(J) This process corresponds to the process (G) of the said 1st Example, and the passivation layer 60 of the 2nd metal wiring layer 50 is formed (FIG. 10).
이상의 프로세스에 의해서 제조된, 2층의 금속 배선층(10, 50)을 갖는 반도체 장치는, 제 2 금속 배선층(50)의 콘택트 도전부(56)가, 제 1 금속 배선층(10)의 제 2 도전층(14)을 통해 제 제 1 도전층(12)과 접속되어 있다. 이 실시예에 있어서는, 제 1 금속 배선층(10)과 제 2 금속 배선층(50)과의 접속 저항은 상기 제 1 실시예의 반도체 장치와 비교해 커지는 것, 상기 제 1 실시예의 공정(D)을 갖지 않기 때문에, 제조 공정수를 줄일 수 있고, 제조 프로세스를 간략화할 수 있다. 그리고, 상기 제 1 실시예와 같이, 제 2 금속 배선층(50)의 패터닝에 악영향을 주는 반응 생성물을 생성할 수 없기 때문에, 신뢰성이 높으면서 원료에 대한 제품의 비율이 좋은 반도체 장치를 제조할 수 있다.In the semiconductor device having the two metal wiring layers 10 and 50 manufactured by the above process, the contact conductive portion 56 of the second metal wiring layer 50 has the second conductivity of the first metal wiring layer 10. The first conductive layer 12 is connected via the layer 14. In this embodiment, the connection resistance between the first metal wiring layer 10 and the second metal wiring layer 50 becomes larger as compared with the semiconductor device of the first embodiment, and does not have the step (D) of the first embodiment. Therefore, the number of manufacturing processes can be reduced, and the manufacturing process can be simplified. As in the first embodiment, since a reaction product that adversely affects the patterning of the second metal wiring layer 50 cannot be produced, a semiconductor device having high reliability and a good ratio of products to raw materials can be manufactured. .
이상 상기한 제 1 실시예 및 제 2 실시예에 있어서는, 금속 배선층(2)층의 반도체 장치 및 그 제조 방법에 관하여 서술하였지만, 본 발명은 3층 이상의 금속 배선층을 갖는 반도체 장치에 대하여도 마찬가지로 적용할 수 있다.In the above-described first and second embodiments, the semiconductor device of the metal wiring layer 2 layer and the manufacturing method thereof have been described, but the present invention is similarly applied to a semiconductor device having three or more metal wiring layers. can do.
또한, 본 발명은, 상기 실시예에 한정되지 않고, 본 발명의 요지의 범위에서 여러가지의 상태를 취할 수 있다. 예를 들면, 본 발명은, 제 1 금속 배선층의 최하층에 배리어층을 갖는 것, 최상층의 금속 배선층을 구성하는 제 1 도전층상에 반사방지용의 제 2 도전층을 갖는 것, 등의 구성을 채용할 수 있다.In addition, this invention is not limited to the said Example, A various state can be taken in the range of the summary of this invention. For example, the present invention adopts a configuration such as having a barrier layer on the lowermost layer of the first metal wiring layer, having a second conductive layer for antireflection on the first conductive layer constituting the uppermost metal wiring layer, and the like. Can be.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application |