KR19980082682A - Programmable delay circuit - Google Patents
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Abstract
본 발명은 반도체 칩 교정(revision)시 테스트(test) 과정에서 여러 신호들의 지연시간을 쉽게 조절 가능한 프로그램머블 지연 회로를 제공하고자 하는 것으로, 이를 위해 본 발명은 그 중간중간에 탭(Tab)이 설정되어 외부로부터 입력되는 입력 값의 지연이 단계적으로 증가된 다수의 입력지연값을 출력하는 지연수단; 상기 단계적으로 증가된 다수의 입력지연값중 어느하나를 선택하여 출력하는 선택수단; 상기 선택수단을 제어하는 제어신호를 발생하기 위하여 외부 핀으로부터 데이터와 제어신호를 입력받아 상기 제어신호에 의해 상기 데이터를 병렬 혹은 직렬로 받아들이는 쉬프터 레지스트 수단; 및 상기 쉬프트 레지스트 수단의 출력을 래치하는 수단을 구비하여, 상기 데이터의 입력값에 따라 지연이 조정된다.The present invention is to provide a programmable delay circuit that can easily adjust the delay time of the various signals during the test during the semiconductor chip revision, the present invention is to set the tab (Tab) in the middle Delay means for outputting a plurality of input delay values in which a delay of an input value input from the outside is increased step by step; Selecting means for selecting and outputting any one of the plurality of stepped input delay values; Shifter resist means for receiving data and a control signal from an external pin to generate a control signal for controlling the selection means and receiving the data in parallel or in series by the control signal; And means for latching the output of the shift resist means, the delay being adjusted in accordance with the input value of the data.
Description
본 발명은 반도체 메모리 장치의 프로그래머블 지연 회로에 관한 것으로, 특히, 반도체 칩의 다이(DIE)에서 사용되지 않는 여분의 패드(PAD)를 사용하여 칩 외부에서 내부신호의 지연 시간을 제어하여 셋업 타임(Setup Time)과 홀드 타임(Hold Time) 등의 스펙(Spec.)을 쉽게 만족시켜주는 프로그래머블 지연 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a programmable delay circuit of a semiconductor memory device, and more particularly, by using a spare pad (PAD) not used in a die (DIE) of a semiconductor chip to control a delay time of an internal signal outside the chip. Programmable delay circuit that easily meets specifications such as setup time and hold time.
일반적으로, 반도체 메모리 장치를 제작하는데 있어서, 어드레스(Address), 제어 신호(Control Signal) 등 많은 입/출력 신호들이 존재한다. 이러한 입/출력 신호들은 각각 다른 지연 시간(Delay Time)을 가지고 있어 이러한 지연 시간을 설계자의 의도대로 제어하기 위해, 종래의 기술로는 옵션(Option)을 사용해서 오류 분석(Failure Analysis)시 FIB 장비를 사용하여 메탈(Metal)을 증착하거나 컷팅(Cutting)하였다. 따라서 오류 분석 작업시 시간이 많이 걸리고, 공정의 추가로 인한 반도체 장치의 에러(Error)가 발생할 확률도 높다는 단점이 있다.In general, in manufacturing a semiconductor memory device, there are many input / output signals such as an address and a control signal. Each input / output signal has a different delay time, so to control the delay time according to the designer's intention, the conventional technique uses an FIB device during a failure analysis using an option. Metal was deposited or cut using. Therefore, it takes a long time during the error analysis operation, there is a disadvantage that the error (error) of the semiconductor device due to the addition of the process is also high.
본 발명의 목적은 반도체 칩 교정(revision)시 테스트(test) 과정에서 여러 신호들의 지연시간을 쉽게 조절 가능한 프로그램머블 지연 회로를 제공함을 그 목적으로 한다.An object of the present invention is to provide a programmable delay circuit that can easily adjust the delay time of various signals during a test during semiconductor chip revision.
도 1 은 본 발명에 따른 프로그래머블 지연 회로에 관한 블록도,1 is a block diagram of a programmable delay circuit in accordance with the present invention;
도 2 는 본 발명에 따른 프로그래머블 지연 회로도,2 is a programmable delay circuit diagram in accordance with the present invention;
도 3A 내지 도 3B는 도 2의 프로그램머블 지연 회로를 반도체 장치에 적용한 일실시예시도,3A to 3B illustrate an exemplary embodiment in which the programmable delay circuit of FIG. 2 is applied to a semiconductor device.
도 4는 도 2의 프로그램머블 지연 회로를 반도체 장치에 적용한 다른 실시예시도,4 is a view showing another embodiment in which the programmable delay circuit of FIG. 2 is applied to a semiconductor device;
도 5A 내지 도 5D는 본 발명에 따른 프로그래머블 지연 회로의 시뮬레이션 결과에 대한 타이밍도,5A through 5D are timing diagrams for simulation results of a programmable delay circuit according to the present invention;
도 6A 내지 도 6C는 본 발명에 따른 프로그래머블 지연 회로의 타이밍도.6A-6C are timing diagrams of a programmable delay circuit in accordance with the present invention.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
210 : 프로그래머블 지연 라인부210: programmable delay line portion
230 : 병렬 로드를 가진 쉬프트 레지스터부230: shift register section with parallel load
211, 235 : 인버터213 : 인버터 체인211, 235: inverter 213: inverter chain
220 : 먹스233 : 디_플립플롭220: MUX 233: D-Flip Flop
232 : 래치232: latch
상기 목적을 달성하기 위하여 본 발명은, 그 중간중간에 탭(Tab)이 설정되어 외부로부터 입력되는 입력 값의 지연이 단계적으로 증가된 다수의 입력지연값을 출력하는 지연수단; 상기 단계적으로 증가된 다수의 입력지연값중 어느하나를 선택하여 출력하는 선택수단; 상기 선택수단을 제어하는 제어신호를 발생하기 위하여 외부 핀으로부터 데이터와 제어신호를 입력받아 상기 제어신호에 의해 상기 데이터를 병렬 혹은 직렬로 받아들이는 쉬프터 레지스트 수단; 및 상기 쉬프트 레지스트 수단의 출력을 래치하는 수단을 구비하여, 상기 데이터의 입력값에 따라 지연을 조정할 수 있는 것을 특징으로 한다.In order to achieve the above object, the present invention includes a delay means for outputting a plurality of input delay values in which a tab is set in the middle thereof and a delay of an input value input from the outside is increased step by step; Selecting means for selecting and outputting any one of the plurality of stepped input delay values; Shifter resist means for receiving data and a control signal from an external pin to generate a control signal for controlling the selection means and receiving the data in parallel or in series by the control signal; And means for latching the output of the shift resist means, the delay being adjustable in accordance with the input value of the data.
이하, 첨부한 도면을 참조하여 본 발명을 보다 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described the present invention in more detail.
도 1은 본 발명에 따른 프로그래머블 지연 회로(Programmable Delay Circuit)에 관한 블록도이고, 도 2는 프로그래머블 지연 회로의 일실시예시도이다. 도 1 및 도2를 참조하면, 본 발명에 따른 프로그래머블 지연 회로는 크게 지연 라인부(100)와, 제어부(200)로 구성된다.FIG. 1 is a block diagram of a programmable delay circuit according to the present invention, and FIG. 2 is an exemplary view of a programmable delay circuit. 1 and 2, a programmable delay circuit according to the present invention is largely composed of a delay line unit 100 and a control unit 200.
지연 라인부(100)는 그 중간중간에 탭(Tab)이 설정되어 입력이 일정 정도 지연된 다수의 지연값을 출력하는 인버터 체인(110)과, 상기 인버터 체인(110)들의 각 출력(탭1 내지 탭4)중 어느하나를 선택하여 출력하는 멀티플렉스(MUX, 120)로 구성된다. 여기서, 지연수단으로 사용된 인버터 체인은 선형적(lineal) 또는 비선형적(non-linear)으로 구현할 수 있다.The delay line unit 100 has an inverter chain 110 for outputting a plurality of delay values whose input is delayed to some extent by setting a tab in the middle thereof, and the respective outputs of the inverter chains 110 (taps 1 to 1). It consists of a multiplex (MUX) 120 that selects and outputs any one of the tabs 4). Here, the inverter chain used as the delay means can be implemented in a linear (linear) or non-linear (non-linear).
제어부(200)는 병렬 로드를 가진 쉬프트 레지스터(Shift Register With Parallel Load)(220)와 래치(210)로 이루어져, 외부의 핀(pin)으로부터 데이타(Data)를 병렬 혹은 직렬로 받아들여, 래치(210)에 저장한 다음, 지연라인부(100)의 멀티플렉스(120)를 제어하는 제어신호(S1 내지 Sn)을 출력한다. 즉, 모드선택신호가 하이일 경우 병렬입력신호 P1 내지 P2가 두 개의 디_플립플롭(221)으로 입력되고, 모드선택신호가 로우일 경우 직렬입력신호가 쉬프트되면서 디_플립플롭(233)으로 입력된다. 디_플립플롭(233)은 칩 내부의 클럭 신호 및 인에이블 신호에 의해 동기되며, 클리어신호에 의해 초기화된다. 또한, 인에이블 신호는 래치(210)를 제어하여 이 인에이블신호가 하이일 경우 외부 핀의 입력 데이타를 받아들인다. 그리고, 클리어신호가 로우일 때 디_플립플롭(221)은 초기화되어 외부 핀 입력에 관계없이 멀티플렉스(120)를 제어하는 제어신호(S1 내지 Sn)을 로직 0로 만들어 인버터 체인(110)들의 각 출력(탭1 내지 탭4)중 어느하나를 기본으로 선택할 수 있게 한다.The control unit 200 includes a shift register with a parallel load 220 and a latch 210. The control unit 200 receives data from an external pin in parallel or in series and latches the latch. After storing in 210, control signals S1 to Sn for controlling the multiplex 120 of the delay line unit 100 are output. That is, when the mode selection signal is high, the parallel input signals P1 to P2 are input to the two de-flip flops 221. When the mode selection signal is low, the serial input signal is shifted to the de-flip flop 233. Is entered. The de-flip flop 233 is synchronized with the clock signal and the enable signal inside the chip, and is initialized by the clear signal. The enable signal also controls the latch 210 to accept input data from an external pin when the enable signal is high. When the clear signal is low, the de_flip-flop 221 is initialized to make logic 0 of the control signals S1 to Sn that control the multiplex 120 irrespective of the external pin input of the inverter chains 110. Allows you to select one of each output (tabs 1 through 4) by default.
앞서 설명한 바와같이, 인버터 체인(110)은 의도에 따라 선형(Linear) 혹은 비선형(Nonlinear)으로 설계할 수 있고, 인버터의 개수나 인버터 체인의 개수는 변형 가능하다. 상기 인버터와 지연 인버터 체인의 수를 결정하여, 최소지연시간과 최대지연시간을 설정한 후, 증가지연시간 단계는 먹스의 제어신호의 수에 의해 결정된다. 즉, 각 인버터 체인의 출력(탭1-4) 신호의 개수는 먹스 제어 신호에 따라 결정할 수 있으므로 다양한 지연 시간을 선택할 수 있다.As described above, the inverter chain 110 may be designed linearly or nonlinearly according to the intention, and the number of inverters or the number of inverter chains may be modified. After determining the number of the inverter and the delay inverter chain, setting the minimum delay time and the maximum delay time, the increase delay time step is determined by the number of control signals of the mux. That is, since the number of output (tap 1-4) signals of each inverter chain can be determined according to the mux control signal, various delay times can be selected.
도 3A 내지 도 3B는 도 2의 프로그래머블 지연 회로를 반도체 장치에 적용한 일예를 나타낸 것으로, 반도체 칩에서 사용되지 않은 여분의 패드를 제어부(200)와 지연 라인부(100)의 입력 데이타 포트로 사용한 것이다.3A to 3B illustrate an example in which the programmable delay circuit of FIG. 2 is applied to a semiconductor device. An extra pad not used in the semiconductor chip is used as an input data port of the controller 200 and the delay line unit 100. .
먼저, 도 3A는 반도체 칩 상에서 사용되지 않는 여분의 패드에 병렬 입력 P1 내지 P2를 연결하고, 인에이블 신호, 모드 선택 신호, 클리어 신호를 전원 전압(Vcc)(319)에 연결하여, 병렬입력모드로 사용한 회로이다.First, FIG. 3A shows parallel input modes by connecting parallel inputs P1 to P2 to an extra pad not used on a semiconductor chip, and connecting an enable signal, a mode selection signal, and a clear signal to a power supply voltage (Vcc) 319. This is the circuit used.
다음, 도 3B는 여분의 패드에 직렬 입력 신호를 연결하고, 모드선택신호를 그라운드(GND)(338)에, 클리어입력신호를 전원전압(339)에 연결하여 직렬 입력 모드로 사용한 회로이다.Next, FIG. 3B is a circuit in which a serial input signal is connected to an extra pad, a mode selection signal is connected to ground (GND) 338, and a clear input signal is connected to a power supply voltage 339, and used in the serial input mode.
이와같은 회로 구성은 시테스트시 입력 데이타의 값을 변화시키면서 지연라인부(100)의 출력에 원하는 지연이 얻어지면, 제어신호(S2, S1)을 전원전압이나 그라운드에 연결시키고 제어부(100)는 레이아웃 면적을 고려하여 다음 교정(revision)시 생략이 가능하다. 직렬 입력 모드는 병렬 입력 모드에 비해 회로는 다소 복잡하나, 데이타 핀을 하나만 쓰면 된다는 이점이 있다.Such a circuit configuration, if the desired delay is obtained at the output of the delay line unit 100 while changing the value of the input data during the test, the control signal (S2, S1) is connected to the power supply voltage or ground, and the control unit 100 In consideration of the layout area, it can be omitted during the next revision. The serial input mode is somewhat more complicated than the parallel input mode, but has the advantage of requiring only one data pin.
도 4는 도 2의 프로그래머블 지연 회로를 반도체 장치에 적용한 다른예를 나타낸 것으로, 피씨비(PCB) 상에서 본 발명의 프로그래머블 지연 회로(410)를 버스 버퍼(Bus Buffer)(404, 414) 사이에 배치하고, 프로그래머블 지연 회로(410)를 지연 입력과 지연 출력으로 비트화하여 패키지로 만들어 피씨비 상의 버스 신호(Bus Signal)들의 지연 시간을 조정할 수 있게 한 것이다. 상기 프로그래머블 지연 회로(410)의 입력 데이타 비트가 3비트이므로 8가지 증가시간단계를 가진다.FIG. 4 illustrates another example in which the programmable delay circuit of FIG. 2 is applied to a semiconductor device. The programmable delay circuit 410 of the present invention is disposed between bus buffers 404 and 414 on a PCB. The programmable delay circuit 410 is bit-packed into a delay input and a delay output to be packaged so that the delay time of the bus signals on the PC can be adjusted. Since the input data bits of the programmable delay circuit 410 are three bits, they have eight incremental time steps.
도 5A 내지 도 5D는 본 발명에 따른 프로그래머블 지연 회로의 시뮬레이션 결과에 대한 타이밍도이다. 도 5A를 참조하면, 클리어 입력이 로우(501)일 때 상기 디_플립플롭(도 2 의 221)을 초기화하여 선택신호 S1 내지 S2를 0으로 만들어(503), 인버테 체인의 출력(탭 1 내지 탭 4) 중에서 디폴트로 하나를 선택할 수 있게 한다. 도 5B를 참조하면, 병렬입력모드일 때 병렬 데이타 P1 내지 P2 신호에 따라 선택신호 S1, S2 신호가 0에서 11까지 변할 때(510, 511, 512, 513), 각 출력 신호의 지연을 나타낸 것이다. 이때는 모드선택신호가 하이이고, 병렬 입력 모드가 선택된 경우이다. 이때 병렬입력은 직류전압(DC) 레벨이나 컴퓨터에서 생성된 데이타, 혹은 보드 상에서 딥(DIP) 스위치를 이용하면 된다. 그리고 데이타를 로드 하거나 래치할 때 인에이블 신호에 대해 데이타 셋-업(Set-up) 시간, 데이타 홀드(Hold) 시간이 지켜져야 한다. 데이타가 변한 뒤에 출력이 정확히 지연 되기 전에 셋팅 시간이 필요하다. 도 5C를 참조하면, 도 5C는 모드선택신호가 로우일 때, 직렬입력모드가 선택된 경우이다. 인에이블 신호는 주기적으로 하이, 로우의 상태를 반복하고, 인에이블 신호가 하이일 때 입력된 직렬 입력 데이타는 0에서 11 까지의 값을 연속적으로 갖는다(520, 521, 522, 523). 이때 직렬 입력은 클럭의 상승 모서리(Rising Edge)에 대해 데이타 셋-업 시간, 데이타 홀드 시간이 요구된다. 인에이블 신호는 병렬 입력 데이타의 전송이 끝날 때까지 하이를 유지하다가 마지막 최하위 비트(LSB)의 데이타를 받고 나서 데이타 래치를 위해 로우로 돌아간다. 도 5D는 입력 데이타가 제어 신호 S1, S2에 의해 선택된 네 개의 탭에 의한 지연 출력을 나타낸다.5A-5D are timing diagrams for simulation results of a programmable delay circuit in accordance with the present invention. Referring to FIG. 5A, when the clear input is low 501, the de-flip flop (221 in FIG. 2) is initialized to make the selection signals S1 to S2 equal to 0 (503), and the output of the inverte chain (tab 1). To tap 4) to select one by default. Referring to FIG. 5B, when the selection signals S1 and S2 vary from 0 to 11 according to the parallel data P1 to P2 signals in the parallel input mode (510, 511, 512, 513), the delay of each output signal is shown. . In this case, the mode selection signal is high and the parallel input mode is selected. Parallel input can be done by using DC voltage level, computer-generated data, or DIP switch on the board. When the data is loaded or latched, the data set-up time and data hold time must be observed for the enable signal. After the data has changed, a setting time is required before the output is delayed correctly. Referring to FIG. 5C, when the mode selection signal is low, the serial input mode is selected. The enable signal periodically repeats the high and low states, and when the enable signal is high, the input serial input data continuously has values from 0 to 11 (520, 521, 522, and 523). At this time, the serial input requires a data set-up time and a data hold time for the rising edge of the clock. The enable signal remains high until the end of the parallel input data transfer and then returns low for the data latch after receiving the last least significant bit (LSB) of data. 5D shows the delay output by four taps where the input data were selected by the control signals S1, S2.
도 6A 내지 도 6C는 본 발명에 따른 프로그래머블 지연 회로의 타이밍도로서, 도 6A는 모드선택신호와 인에이블신호가 하이일 때 래치되지 않고 병렬 입력 모드로 동작할 때의 타이밍도이고, 도 6B는 모드선택신호가 하이이고, 인에이블신호가 하이에서 로우로 변할 때, 병렬 데이타가 입력되어 래치되는 경우에 대한 타이밍도이며, 도 6C는 모드선택신호가 로우일 때, 직렬 입력 모드로 동작하는 경우에 대한 타이밍도이다.6A to 6C are timing diagrams of a programmable delay circuit according to the present invention, and FIG. 6A is a timing diagram when operating in a parallel input mode without latching when the mode selection signal and the enable signal are high, and FIG. FIG. 6C is a timing diagram illustrating a case where parallel data is input and latched when the mode selection signal is high and the enable signal is changed from high to low. FIG. 6C is a case where the mode selection signal is low and operates in the serial input mode. Is a timing diagram.
이상에서 설명한 바와같은 본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야의 통상적 지식을 가진 자에 의하여 가능함은 명백하다.The present invention as described above is not limited to the above embodiments, it is apparent that many modifications are possible by those skilled in the art within the spirit of the present invention.
상술한 바와 같은 본 발명에 따르면, 반도체 칩 교정(revision)시 테스트(test) 과정에서 여러 신호들의 지연시간을 쉽게 조절 가능함으로, 오류 분석시 별도의 FIB 작업이 필요 없는 프로그래머블 지연 회로를 제공할 수 있다.According to the present invention as described above, it is possible to easily adjust the delay time of the various signals during the test (test) during the semiconductor chip revision, it is possible to provide a programmable delay circuit that does not require a separate FIB operation during error analysis. have.
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- 1997-05-08 KR KR1019970017733A patent/KR100431524B1/en not_active IP Right Cessation
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Payment date: 20110429 Year of fee payment: 8 |
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