KR0176845B1 - Extension method and circuit for i/o port of microcomputer - Google Patents

Extension method and circuit for i/o port of microcomputer Download PDF

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Abstract

본 발명은 단일칩 마이크로컴퓨터의 입출력포트를 학장하는 기술에 관한 것으로, 하나의 포트 확장회로에 절환회로를 부가하여 입력 및 출력에 각기 대응할 수 있도록 하기 위하여, 마이크로컴퓨터(31)로의 데이터 입력모드에서 외부로부터 입력되는 데이터(DI0-DI3)를 시프트레지스터(43)의 각 소자에 전달하고, 마이크로컴퓨터(31)로 부터의 데이타 출력모드에서 그 마이크로컴퓨터(31)의 데이터 출력단과 시프트레지스터(43)의 소자를 직렬로 접속시켜주는 멀티플렉서부(42)를 추가하여 입출력 확장부(32)를 구성하고, 입출력 제어를 위한 각종 클럭 신호 및 모드절환신호등을 공급하도록 구성하였다.The present invention relates to a technology for profiling an input / output port of a single-chip microcomputer. In order to respond to inputs and outputs by adding a switching circuit to a single port expansion circuit, the data input mode to the microcomputer 31 is provided. The data DI0-DI3 input from the outside is transferred to each element of the shift register 43, and the data output terminal and the shift register 43 of the microcomputer 31 in the data output mode from the microcomputer 31. The multiplexer section 42, which connects the devices in series, was added to configure the input / output expansion section 32, and configured to supply various clock signals and mode switching signals for input / output control.

Description

마이크로컴퓨터의 입출력포트 확장 방법 및 회로I / O Port Expansion Method and Circuit of Microcomputer

제1도는 일반적인 마이크로컴퓨터의 출력포트 확장회로도.1 is an output port expansion circuit of a general microcomputer.

제2도의 (a) 내지 (d)는 제1도 각부의 파형도.(A)-(d) of FIG. 2 are the waveform diagrams of each part of FIG.

제3도는 본 발명 마이크로컴퓨터의 입출력포트 확장 회로에 대한 전체 블록도.3 is an overall block diagram of an input / output port expansion circuit of the present invention microcomputer.

제4도는 제3도에서 입출력 확장부의 일실시 예시 상세 회로도.4 is a detailed circuit diagram of an example of an input / output expansion unit in FIG.

제5도의 (a) 내지 (e)는 제4도 각부의 파형도.(A)-(e) of FIG. 5 is a waveform diagram of each part of FIG.

제6도는 본 발명 입출력포트 확장회로에 대한 다른 실시 예시 블록도.6 is another exemplary block diagram of the input / output port expansion circuit of the present invention.

제7도는 본 발명 마이크로컴퓨터의 입출력포트 확장방법에 대한 신호 흐름도.7 is a signal flow chart illustrating an input / output port expansion method of a microcomputer of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

31 : 마이크로컴퓨터 32 : 입출력확장부31 microcomputer 32 input / output expansion unit

41 : 데이터 입력부 42 : 멀티플렉서부41: data input section 42: multiplexer section

43 : 시프트레지스터 44 : 래치부43: shift register 44: latch portion

MUX11-MUX14 : 멀티플렉서 DFF11-DFF18 : D형 플립플롭MUX11-MUX14: Multiplexer DFF11-DFF18: D-type Flip-Flop

B11-B14 : 버퍼 AD11 : 앤드게이트B11-B14: Buffer AD11: Endgate

본 발명은 단일칩(One Chip) 마이크로컴퓨터의 입출력포트를 확장하는 기술에 관한 것으로, 특히 마이크로컴퓨터내에 내장된 입출력포트가 특정 개수로 한정되어 있는 것을 극복하기 위해 입력 및 출력에 대응가능한 회로를 각기 구비하여 마이크로컴퓨터의 입출력포트를 동시에 확장시킬 수 있도록한 마이크로컴퓨터의 입출력포트 확장 방법 및 회로에 관한 것이다.The present invention relates to a technology for extending the input / output port of a single chip microcomputer, and in particular, to overcome the limitation that a specific number of input / output ports embedded in the microcomputer are provided, the circuits corresponding to inputs and outputs are respectively provided. The present invention relates to a method and a circuit for expanding an input / output port of a microcomputer to extend the input / output port of the microcomputer at the same time.

제1도는 일반적인 마이크로컴퓨터의 출력포트 확장회로도 즉, 출력 익스텐더의 회로도로서 이에 도시한 바와 같이, 특정 시스템의 각부를 총괄 제어하기 위해 그에 따른 데이터(DATA),클럭신호(CLK),인에이블신호(EN)를 출력하는 단일칩으로 구성된 마이크로컴퓨터(11)와, 상기 클럭신호(CLK)에 동기하여 상기 데이터(DATA)를 순차적으로 시프트 시키는 시프트레지스터(12A)와, 상기 인에이블신호(EN)에 동기하여 시프트레지스터(12A)의 출력데이타(SQ0-SQ3)를 래치하여 각각의 출력포트(P0-P3)에 출력하는 래치부(12B)로 구성된 것으로, 이의 작용을 제2도를 참조하여 설명하면 다음과 같다.1 is a circuit diagram of an output port expansion circuit of a general microcomputer, that is, a circuit diagram of an output extender. As shown in FIG. 1, data DATA, clock signal CLK, and enable signal according to the overall control of each part of a specific system are shown. To a microcomputer 11 composed of a single chip for outputting EN), a shift register 12A for sequentially shifting the data DATA in synchronization with the clock signal CLK, and the enable signal EN. It is composed of a latch portion 12B which latches the output data SQ0-SQ3 of the shift register 12A and outputs them to the respective output ports P0-P3. The operation thereof will be described with reference to FIG. As follows.

마이크로컴퓨터(11)에서 클럭신호(CLK) 및 데이터(DATA)가 제2도의 (a) 및 (b)와 같이 출력되면 그 클럭신호(CLK)의 상승에지에 의해 데이터(DATA)가 시프트레지스터(12A)의 D형 플립플롭(DFF1-DFF4)을 통해 순차적으로 시프팅되어 결과적으로 4개의 클럭신호(CLK)가 모두 출력된 시점에서 4비트의 데이터(SQ0-SQ3)가 시프트레지스터(12A)가 모두 세팅된다.When the clock signal CLK and the data DATA are output from the microcomputer 11 as shown in (a) and (b) of FIG. 2, the data DATA is shifted by the rising edge of the clock signal CLK. Shifting through the D-type flip-flop (DFF1-DFF4) of the 12A) sequentially, as a result of the four bits of the clock signal (CLK) output four bits of data (SQ0-SQ3) is shift register 12A All are set.

상기 데이터(DATA)가 4bit 단위로 출력되는 경우, 4개의 클럭신호(CLK)가 모두 출력된 후 상기 마이크로컴퓨터(11)로 부터 래치부(12B)의 D형 플립플롭(DFF5-DFF8)에 각기 출력되는 제2도의 (c)와 같은 인에이블신호(EN)의 상승에지 의해 상기 시프트레지스터(12A)에 세팅된 데이터(SQ0-SQ3)가 제2도의 (d)에서와 같이 래치부(12B)의 D형 플립플롭(DFF5-DFF8)에 각기 래치되고 이렇게 래치된 데이터(SQ0-SQ3)가 출력포트(P0-P3)를 통해 외부로 출력된다.When the data DATA is output in units of 4 bits, after all four clock signals CLK are output, the microcomputer 11 respectively outputs the D flip-flops DFF5-DFF8 of the latch unit 12B. The data SQ0-SQ3 set in the shift register 12A by the rising edge of the enable signal EN as shown in FIG. 2C is latched portion 12B as shown in FIG. Each of the D-type flip-flops DFF5-DFF8 is latched, and the latched data SQ0-SQ3 is output to the outside through the output port P0-P3.

그러나, 이와 같이 종래 마이크로컴퓨터의 포트 확장회로에 있어서는 한정된 출력포트에 확장회로(출력 익스텐더)를 부가하여 다수의 출력을 얻을 수 있지만 입력포트는 확장할 수 없는 한계가 있었다.However, in the port expansion circuit of the conventional microcomputer as described above, a number of outputs can be obtained by adding an expansion circuit (output extender) to a limited output port, but the input port has a limitation that cannot be expanded.

따라서, 본 발명의 목적은 하나의 포트 확장회로에 절환회로를 부가하여 입력 및 출력에 각기 대응할 수 있도록 함으로써 하나의 확장회로를 통해 입출력포트를 모두 확장시킬 수 있는 마이크로컴퓨터의 입출력포트 확장 방법 및 회로를 제공함에 있다.Accordingly, an object of the present invention is to add a switching circuit to one port expansion circuit so as to correspond to inputs and outputs respectively, so that the input / output port expansion method and circuit of a microcomputer can expand all of the input / output ports through one expansion circuit. In providing.

상기의 목적을 달성하기 위한 본 발명 마이크로컴퓨터의 입출력포트 확장방법은 외부로부터 입력되는 소정 비트의 병렬데이타를 복수개의 멀티플렉서를 통해 선택하여 대응되는 개수의 래치에 각기 저장하는 단계(S1,S2)와, 상기 각각의 래치를 상기 멀티플렉서를 통해 직렬접속한 후 래치된 데이터를 순차적으로 시프트시켜 마이크로컴퓨터에 입력하는 단계(S3-S8)와, 상기 멀티플렉서를 통해 상기 복수개의 래치를 직렬접속하는 단계(S9,S10)와, 마이크로컴퓨터로부터 외부로 전송하고자 하는 직렬 데이터를 상기 래치를 통해 시프트시키는 단계(S11-S16)와, 상기 시프트된 소정 비트의 데이터를 병렬접속된 래치에 동시에 저장하여 외부로 출력할 수 있도록 하는 단계(S17-S20)로 이루어진다.In order to achieve the above object, an input / output port expansion method of a microcomputer of the present invention includes selecting parallel data of a predetermined bit inputted from the outside through a plurality of multiplexers and storing the parallel data in a corresponding number of latches (S1, S2) and And serially connecting the respective latches through the multiplexer and sequentially shifting the latched data to the microcomputer (S3-S8), and serially connecting the plurality of latches through the multiplexer (S9). (S10), shifting serial data to be transmitted from the microcomputer to the outside through the latch (S11-S16), and simultaneously storing the shifted predetermined bits of data in a parallel-connected latch to output to the outside. It is made to the step (S17-S20).

제3도는 본 발명 마이크로컴퓨터의 입출력포트 확장 회로에 대한 개략적인 전체 블록도로서 이에 도시한 바와 같이, 특정 시스템에 장착되어 시스템 각부의 구동을 총괄제어하고 그에 필요한 입출력데이타를 관리하는 마이크로컴퓨터(31)와 상기, 마이크로컴퓨터(31)로부터 입력되는 직렬데이타를 소정의 병렬데이타로 변환하여 외부로 출력하고, 외부로부터 입력되는 소정 비트의 병렬데이타를 직렬비트로 변환하여 상기 마이크로컴퓨터(31)에 전달하는 입출력 확장부(32)로 구성하였다.FIG. 3 is a schematic overall block diagram of the input / output port expansion circuit of the microcomputer of the present invention. As shown in FIG. 3, the microcomputer 31 is mounted in a specific system to collectively control the operation of each part of the system and manage necessary input / output data. ) And the serial data input from the microcomputer 31 are converted into predetermined parallel data and output to the outside, and the parallel data of the predetermined bit input from the outside is converted into serial bits and transmitted to the microcomputer 31. It consisted of the input / output expansion part 32.

제4도는 제3도에서 입출력확장부(32)의 일시시 예시 상세 회로도로서 이에 도시한 바와 같이, 마이크로컴퓨터(31)로의 데이터 입력모드에서 외부로부터 입력되는 데이터(DI0-DI3)를 시프트레지스터(43)의 각 소자에 전달하고, 마이크로컴퓨터(31)로 부터의 데이터 출력모드에서 그 마이크로컴퓨터(31)의 데이터 출력단과 시프트레지스터(43)의 소자를 직렬로 접속시켜주는 멀티플렉서부(42)와, 상기 데이터 입력모드에서 상기 입력데이티(DI0-DI3)를 순차적으로 시프트시켜 상기 마이크로컴퓨터(31)에 전달하고, 데이터 출력모드에서 상기 마이크로컴퓨터(31)로 부터 입력되는 데이터를 순차적으로 시프트시키는 시프트레지스터(43)와, 데이터 출력모드에서 상기 시프트레지스터(43)에서 시프트된 소정 비트의 출력데이타를 래치하여 외부로 출력하는 래치부(44)로 구성한 것으로, 이와 같이 구성한 본 발명의 작용 및 효과를 첨부한 제5도를 참조하여 상세히 설명하면 다음과 같다.FIG. 4 is a temporary circuit diagram of the input / output expansion unit 32 in FIG. 3. As shown in FIG. 3 , the data DI 0 -DI 3 inputted from the outside in the data input mode to the microcomputer 31 is shifted. The multiplexer unit 42 transmits to each element of the register 43 and connects the data output terminal of the microcomputer 31 and the elements of the shift register 43 in series in the data output mode from the microcomputer 31. ) And the input data (DI 0 -DI 3 ) are sequentially shifted in the data input mode to the microcomputer 31, and data input from the microcomputer 31 is transferred in the data output mode. A shift register 43 for sequentially shifting, and a latch section 44 for latching output data of a predetermined bit shifted from the shift register 43 in the data output mode and outputting the result to the outside; When described in detail with reference to Figure 5 attached to the operation and effects of the present invention configured as described above as follows.

외부로부터 입력되는 데이터(DI0-DI3)가 상기 입출력 확장부(32)를 통해 마이크로컴퓨터(31)에 입력되는 과정을 설명하면 하기와 같다.Hereinafter, a process of inputting data DI 0 -DI 3 input from the outside to the microcomputer 31 through the input / output expansion unit 32 will be described.

상기 모드신호(MODE)가 하이로 공급되어 멀티플렉서(MUX11-MUX14)에서 접점(a1,c1),(a2,c2),(a3,c3),(a4,c4)이 형성되므로 외부로부터 입력되는 데이터(DI0-DI3)가 각각의 버퍼(B11-B14) 및 멀티플렉서(MUX11-MUX14)를 통해 그 D형 플립플롭(DFF11-DFF14)의 입력단자에 공급되고, 이때, 입력되는 클럭신호(CLOK)의 하강에지에 동기하여 입력데이타(DI0-DI3)가 그 D형 플립플롭(DFF110DFF14)에 각기 래치된다.Since the mode signal MODE is supplied high and the contacts a1, c1, (a2, c2), (a3, c3), and (a4, c4) are formed at the multiplexers MUX11 to MUX14, data input from the outside is input. (DI 0 -DI 3 ) is supplied to the input terminals of the D flip-flops DFF11-DFF14 through the respective buffers B11-B14 and the multiplexers MUX11-MUX14, and at this time, the input clock signal CLOK The input data (DI 0 -DI 3 ) are latched to the D-type flip-flop (DFF110DFF14) in synchronization with the falling edge of ().

상기와 같이 입력데이타(DI0-DI3)가 멀티플렉서(MUX110MUX14)에 각기 래치된 후 상기 모드신호(MODE)가 다시 로우'로 공급되므로 상기 멀티플렉서(MUX11-MUX14)에서 접점(a1,b1),(a2,b2),(a3,b3),(a4,b4)이 형성되고, 그 로우로 공급되는 모드신호(MODE)에 의하여 상기 래치부(44)의 D형 플립플롭(DFF15-DFF18)에는 클럭신호(CLOCK) 공급되지 않는다.As described above, after the input data DI 0 -DI 3 are latched to the multiplexer MUX110MUX14, the mode signal MODE is supplied to the low 'again, so that the contacts a1 and b1 are connected to the multiplexers MUX11 to MUX14. (a2, b2), (a3, b3) and (a4, b4) are formed, and the D-type flip-flops DFF15-DFF18 of the latch unit 44 are provided by the mode signal MODE supplied to the row. Clock signal CLOCK is not supplied.

이와 같은 상태에서 상기 시프트레지스터(43)의 D형 플립플롭(DFF11-DFF14)에 각기 래치된 입력데이타(DI0-DI3)는 제5도의 (b)와 같은 클럭신호(CLOCK)의 하강에지에 동기하여 순차적으로 시프트되므로 마이크로컴퓨터(31)의 데이터 입력단자(DATA_IN)에는 제5도의 (c)에서와 같이 입력데이타(DI0-DI3)가 순차적으로 입력된다.In such a state, the input data DI 0 -DI 3 latched to the D flip-flops DFF11-DFF14 of the shift register 43 are falling edges of the clock signal CLOCK as shown in (b) of FIG. 5. Since they are sequentially shifted in synchronism with each other, the input data DI 0 -DI 3 are sequentially input to the data input terminal DATA_IN of the microcomputer 31 as shown in FIG.

먼저, 마이크로컴퓨터(31)에서 출력되는 데이터(DATA_OUT)가 입출력 확장부(32)를 통해 외부로 출력되는 과정을 설명하면 하기와 같다.First, a process of outputting data DATA_OUT output from the microcomputer 31 to the outside through the input / output expansion unit 32 will be described.

이때, 모드신호(MODE)가 로우로 공급되고, 이에 이해 각각의 멀티플렉서(MUX11-MUX14)에서 접점(a1,b1),(a2,b2),(a3,b3),(a4,b4)이 형성되어 전반적인 구성이 제1도와 같이 이루어지고, 이로 인하여 그 데이터(DATA_OUT)의 출력과정이 제1도와 같게 된다.At this time, the mode signal MODE is supplied low, so that the contacts a1, b1, (a2, b2), (a3, b3) and (a4, b4) are formed at the respective multiplexers MUX11-MUX14. Thus, the overall configuration is made as shown in FIG. 1, which causes the output process of the data DATA_OUT to be shown in FIG.

즉, 마이크로컴퓨터(31)에서 출력되는 데이터(DATA_OUT)는 제5도의 (b) 및 (d)에서와 같이 클럭신호(CLOCK)의 상승에지에 동기하여 D형 플립플롭(DFF11-DFF4)에 순차적으로 시프트되고, 이후, 상기 모드신호(MODE)가 하이로 전환된 상태로 앤드게이트(AD11)를 통해 입력되는 클럭신호(CLOCK)의 상승에지에 의해 시프트레지스터(43)의 D형 플립플롭(DFF11-DFF14)에 격납된 데이터가 래치부(44)의 D형 플립플롭(DFF15-DFF18)에 동시에 래치되며, 이렇게 래치된 데이터(DO0-DO3)가 출력포트(P0-P3)를 통해 외부로 출력된다.That is, the data DATA_OUT output from the microcomputer 31 is sequentially sequenced to the D-type flip-flops DFF11-DFF4 in synchronization with the rising edge of the clock signal CLOCK as shown in FIGS. 5B and 5D. Shifted to and then the D-type flip-flop DFF11 of the shift register 43 by the rising edge of the clock signal CLOCK inputted through the AND gate AD11 while the mode signal MODE is turned high. The data stored in the -DFF14 is simultaneously latched to the D-type flip-flops DFF15-DFF18 of the latch unit 44, and the latched data DO0-DO3 is output to the outside through the output port P0-P3. do.

한편, 제6도는 본 발명의 다른 실시예를 보인 블록도로서, 이에 도시한 바와 같이 전반적인 동작원리는 제3도 및 제4도에서와 같다. 그러나, 제3도에서는 하나의 입출력 확장부(32)를 사용하였지만 여기에서는 다수개의 입출력 확장부(32A-32C)를 구비하여 하나의 마이크로컴퓨터(31)에서 다수의 장치에 출력데이타(DATA_OUT)를 전송할 수 있고, 반대의 경로를 통해 다수의 장치로부터 마이크로컴퓨터(31)에 데이터를 전송할 수 있게 된다.6 is a block diagram showing another embodiment of the present invention, and as shown therein, the overall operation principle is the same as in FIGS. 3 and 4. However, although one input / output expansion unit 32 is used in FIG. 3, the input / output expansion unit 32 includes a plurality of input / output expansion units 32A-32C to output data DATA_OUT to a plurality of devices in one microcomputer 31. And data from multiple devices to the microcomputer 31 via the reverse path.

이상에서 상세히 설명한 바와 같이 본 발명은 하나의 포트 확장회로에 절환회로를 부가하여 입력 및 출력에 각기 대응할 수 있도록 함으로써 하나의 포트확장회로를 이용하여 입력 및 출력포트를 모드 확장할 수 있게 되고, 이로 인하여 저렴한 가격으로 다양한 서비스를 제공할 수 있는 효과가 있다.As described in detail above, the present invention enables a mode expansion of input and output ports using one port expansion circuit by adding a switching circuit to one port expansion circuit so as to correspond to inputs and outputs respectively. Because of this, there is an effect that can provide a variety of services at a low price.

Claims (2)

외부로부터 입력되는 소정 비트의 병렬데이타를 북수개의 멀티플렉서를 통해 선택하여 대응되는 개수의 래치에 각기 저장하는 단계와, 상기 각각의 래치를 상기 멀티플렉서를 통해 직렬접속한 후 래치된 데이터를 순차적으로 시프트시켜 마이크로컴퓨터에 입력하는 단계와, 상기 멀티플렉서를 통해 상기 복수개의 래치를 직렬접속하는 단계와, 마이크로컴퓨터로부터 외부로 전송하고자 하는 직렬데이타를 상기 래치를 통해 시프트시키는 단계와, 상기 시프트된 소정 비트의 데이터를 병렬접속된 래치에 동시에 저장하여 외부로 출력할 수 있도록 하는 단계(S17-S20)로 이루어지는 것을 특징으로 하는 마이크로컴퓨터의 입출력포트 확장방법.Selecting parallel data of a predetermined bit inputted from the outside through the multiplexer and storing the parallel data in a corresponding number of latches; connecting the respective latches serially through the multiplexer, and sequentially shifting the latched data Inputting to a microcomputer, serially connecting the plurality of latches through the multiplexer, shifting serial data to be transmitted from the microcomputer to the outside via the latch, and shifting the predetermined bits of data And (S17-S20) to simultaneously store the data in a parallel-connected latch and output it to the outside. 마이크로컴퓨터(31)로의 데이터 입력모드에서 외부로부터 입력되는 데이터(DI0-DI3)를 시프트레지스터(43)의 각 소자에 전달하고, 마이크로컴퓨터(31)로부터의 데이터 출력모드에서 그 마이크로컴퓨터(31)의 데이터 출력단과 시프트레지스터(43)의 소자를 직렬로 접속시켜주는 멀티플렉서부(42)와, 상기 데이터 입력모드에서 상기 입력데이타(DI0-DI3)를 순차적으로 시프트시켜 상기 마이크로컴퓨터(31)에 전달하고, 데이터 출력모드에서 상기 마이크로컴퓨터(31)로부터 입력되는 데이터를 순차적으로 시프트시키는 시프트레지스터(43)와, 데이터 출력모드에서 상기 시프트레지스터(43)에서 시프트된 소정 비트의 출력데이타를 래치하여 외부로 출력하는 래치부(44)를 포함하여 구성된 것을 특징으로 하는 마이크로컴퓨터의 입출력포트 확장회로.The data DI 0 -DI 3 input from the outside in the data input mode to the microcomputer 31 are transmitted to each element of the shift register 43, and the microcomputer (in the data output mode from the microcomputer 31). The multiplexer unit 42 which connects the data output terminal of the terminal 31 and the elements of the shift register 43 in series, and the input data DI 0 -DI 3 are sequentially shifted in the data input mode so that the microcomputer ( 31, a shift register 43 for sequentially shifting the data input from the microcomputer 31 in the data output mode, and output data of a predetermined bit shifted by the shift register 43 in the data output mode. Input / output port expansion circuit of a microcomputer, characterized in that it comprises a latch 44 for latching the output to the outside.
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* Cited by examiner, † Cited by third party
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KR20010086509A (en) * 2000-03-02 2001-09-13 윤장진 Communication port control device of an automotive micro computer
KR101445067B1 (en) * 2013-01-21 2014-10-01 주식회사 포티스 System for expansion of General Purpose Input/Outpu

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