KR19980082595A - Guard-ring of semiconductor chip - Google Patents
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Abstract
본 발명의 반도체 칩의 가드링은, 스크라이브 라인과 반도체 칩이 접하는 경계면과 상기 스크라이브 라인의 센터 사이에, 끊어지지 않고 주기적으로 반복되어 상기 반도체 칩을 둘러싸는 임의의 파형으로된 W-플러그를 구비하여 이루어지며, 상기와 같이 가드링의 패턴을 직선화하지 않고 지그재그형태로 형성하여 반도체 칩 측면전체에 스트레스를 골고루 분산시킴으로써 신뢰도를 향상시키고, 반도체 칩 내부를 습기등과 같은 외부 유해환경으로부터 보호할 수 있는 수 있는 효과가 있다.The guard ring of the semiconductor chip of the present invention has a W-plug having an arbitrary waveform that is periodically repeated without interruption between the scribe line and the interface of the semiconductor chip and the center of the scribe line to surround the semiconductor chip. As described above, the pattern of the guard ring is formed in a zigzag form without straightening to improve the reliability by evenly distributing the stress evenly over the entire side of the semiconductor chip, and protect the inside of the semiconductor chip from external harmful environment such as moisture. There is an effect it can have.
Description
본 발명은 반도체 칩(chip)을 보호하기 위한 보호장치에 관한 것으로서, 특히 반도체 칩의 평가시 압력이나 온도 또는 습도 등으로부터 반도체 칩의 내부회로를 보호하기 위한 반도체 칩의 가드링(guard-ring)에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a protection device for protecting a semiconductor chip, and in particular, a guard-ring of a semiconductor chip for protecting an internal circuit of the semiconductor chip from pressure, temperature, or humidity during evaluation of the semiconductor chip. It is about.
반도체 칩은 제조 후 여러가시 신뢰도 평가항목에서 고온가압상태에서의 습도에 대한 내구성을 테스트 하는 항목이 있는데, 이때 습기에 대해서 반도체 칩의 내부를 보호하기 위해 반도체칩의 둘레 또는 스크라이브 라인(scribe line)에 칩제조공정에 따라 가드링(guard-ring)을 형성한다.The semiconductor chip has a test item to test the durability against humidity under high temperature and pressure in various reliability evaluation items after manufacturing. In this case, the circumference or scribe line of the semiconductor chip is used to protect the inside of the semiconductor chip against moisture. ) Guard-rings are formed according to the chip manufacturing process.
도 1 은 상기 가드링의 종래 구조를 도시한 것으로서, 상기 가드링 구조는 반도체 제조공정 중 적층되는 막질을 칩 외부 방향으로 일정 부분이 겹치도록 적층시키고 식각하는 공정을 반복함으로써 형성된다.1 illustrates a conventional structure of the guard ring. The guard ring structure is formed by repeating a process of stacking and etching a film to be laminated in a semiconductor manufacturing process so that a predetermined portion overlaps an outer direction of a chip.
일예로 배선을 2층으로 하는 경우를 설명하면, 필드산화막(10)에 의해 분리된 반도체 기판의 액티브 영역상에 반도체 소자를 형성한 후(도시하지 않음) 이를 후속공정시 형성될 상부 구조물들과 절연시키기 위해 상기 반도체 소자가 형성되어 있는 구조물 표면에 제1 층간절연막(20)을 형성하고, 상기 제1 층간절연막(20)을 선택적으로 식각하여 배선을 위한 콘택홀을 형성한 후 알루미늄이나 알루미늄 합금과 같은 금속물질을 증착시켜 제1 전극배선층(30)을 형성하며, 다시 상기 제1 전극배선층(30) 위에 제2 층간절연막(40)을 형성한다. 상기 제2 층간절연막(40)은 다 층배선이 가능하도록 전극 배선층 사이에 형성되어 각 전극배선층을 절연하기위한 것이다.As an example, when the wiring is two layers, a semiconductor device is formed on an active region of a semiconductor substrate separated by the field oxide film 10 (not shown), and the upper structures to be formed in a subsequent process are formed. In order to insulate, a first interlayer insulating film 20 is formed on the surface of the structure on which the semiconductor element is formed, and the first interlayer insulating film 20 is selectively etched to form contact holes for wiring, and then aluminum or an aluminum alloy. The first electrode wiring layer 30 is formed by depositing a metal material such as a second material, and a second interlayer insulating film 40 is formed on the first electrode wiring layer 30. The second interlayer insulating film 40 is formed between the electrode wiring layers so as to enable multilayer wiring to insulate each electrode wiring layer.
이어서 상기 제2 층간절연막(40)을 선택적으로 식각하여 전극 배선층간을 연결하기 위한 비아홀을 형성한 후 제1 알루미늄이나 알루미늄 합금과 같은 금속물질을 증착시켜 제2 전극배선층(50)을 형성하며, 마지막으로 상기 제2 전극배선층(50)을 보호하기 위한 보호막(60)을 형성한다.Subsequently, the second interlayer insulating layer 40 is selectively etched to form via holes for connecting the electrode wiring layers, and then a metal material such as first aluminum or an aluminum alloy is deposited to form the second electrode wiring layer 50. Finally, the passivation layer 60 is formed to protect the second electrode wiring layer 50.
그러나 상기 가드링 구조는 최근들어 활성화되고 있는 기술인 CMP(Chemical Mechanical Polishing)를 이용하여 W-PLUG를 형성하면 사이즈가 큰 콘택(contact) 또는 비아(via)의 경우 상기 CMP공정에서의 연마공구인 슬러리(slurry)와 공정 후의 폐액등이 잔존하는 것과, 상기 CMP의 균일성 제어등의 어려움으로 인해 상기한 바와 같이 상기 스크라이브 라인 쪽을 상기 콘택 및 비아 형성 중 오픈(open)시켜 식각해 낼 수 없게 되었고, 상기 층간절연막의 적층된 계면이 패키징(packaging)를 위한 소잉(sawing)공정시 바로 노출되어 버리므로 외부환경요인에 의한 악영향이 심해지게 된다.However, when the guard ring structure is formed of W-PLUG using CMP (Chemical Mechanical Polishing), which is a recently activated technology, a slurry, which is a polishing tool in the CMP process in the case of a large contact or via, is formed. (Slurry) and waste after the process and the difficulty of controlling the uniformity of the CMP, as described above, the scribe line side can not be opened and etched during the contact and via formation as described above. Since the laminated interface of the interlayer insulating film is exposed immediately during a sawing process for packaging, adverse effects due to external environmental factors become severe.
이를 해결하기 위해 칩 내부에서 사용된 콘택 및 비아와는 달리 반도체 칩둘레에 띠모양으로 콘택 또는 비아를 채워 W-PLUG를 형성함으로써 습기가 칩내부로 유입되는 것을 막는 방법이 사용되고 있으나, 이 경우에는 상기 띠처럼 형성한 W-PLUG의 열팽창률이 다른 물질들에 비해 매우 크기 때문에 칩 코너에 스트레스(stress)가 집중되어 신뢰도가 저하되며, 이러한 스트레스 집중에 의한 신뢰도의 저하는 중앙처리장치(CPU)나 디지탈 신호 처리칩(DSP)처럼 칩 크기가 큰 경우에는 더욱 심각한 문제점이 있다.To solve this problem, unlike contacts and vias used inside the chip, a method of preventing moisture from entering the chip by filling a contact or via in a band shape around the semiconductor chip to form a W-PLUG, but in this case, Since the thermal expansion coefficient of the W-PLUG formed like the strip is much higher than that of other materials, stress is concentrated at the chip corners, thereby lowering reliability. In the case of large chip sizes, such as digital signal processing chips (DSPs), there are more serious problems.
따라서 본 발명의 목적은 이와 같은 종래기술의 문제점을 해결하기 위하여,상기 가드링 내의 콘택 및 비아 형성시 스트레스를 분산시킴으로써 신뢰도의 저하를 방지하고 습기로부터 칩 내부를 보호할 수 있는 반도체칩의 가드링을 제공하는 것이다.Accordingly, an object of the present invention is to solve the problems of the prior art, by dispersing the stress in forming the contacts and vias in the guard ring to prevent the degradation of reliability and to protect the inside of the chip from moisture chip guard ring To provide.
상기 목적을 달성하기 위한 본 발명의 반도체 칩의 가드링은, 스크라이브 라인과 반도체 칩이 접하는 경계면과 상기 스크라이브 라인의 센터 사이에, 끊어지지 않고 주기적으로 반복되어 상기 반도체 칩을 둘러싸는 임의의 파형으로된 W-플러그를 구비하는 것을 특징으로 한다.The guard ring of the semiconductor chip of the present invention for achieving the above object is an arbitrary waveform that is periodically repeated without interruption between the scribe line and the interface between the semiconductor chip and the center of the scribe line to surround the semiconductor chip. And a W-plug.
도 1 은 종래의 기술에 의한 반도체 칩의 가드링 구조를 도시한 단면도.1 is a cross-sectional view showing a guard ring structure of a semiconductor chip according to the prior art.
도 2 는 본 발명에 의한 반도체 칩의 가드링 구조를 도시한 단면도.2 is a cross-sectional view showing a guard ring structure of a semiconductor chip according to the present invention.
도 3 은 본 발명에 의한 반도체 칩의 가드링 구조를 도시한 평면도.3 is a plan view showing a guard ring structure of a semiconductor chip according to the present invention.
도 4 는 도 3 의 가드링 구조의 실시예를 설명하기 위해 아래쪽 한변만을 도시한 평면도.4 is a plan view showing only one lower side to explain an embodiment of the guard ring structure of FIG.
*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
110 : 필드산화막120 : 제 1 층간절연막110: field oxide film 120: first interlayer insulating film
130 : 제 1 배선층125,145 : W-플러그130: first wiring layer 125,145: W-plug
140 : 제 2 층간절연막150 : 제 2 배선층140: second interlayer insulating film 150: second wiring layer
160 : 보호막160: protective film
이하, 첨부도면을 참조하여 본 발명을 보다 상세히 설명하고자 한다.Hereinafter, the present invention will be described in more detail with reference to the accompanying drawings.
본 발명의 반도체 칩의 가드링은 도 2 에 도시한 바와 같이, 칩과 스크라인브라인과의 경계로부터 스크라이브 라인 센터 사이에 콘택 및 비아를 W로 채운 후 CMP를 실시하여 형성된 다수개의 W-플러그(125, 145)로 이루어진 것으로서, 제조방법은 다음과 같다.As shown in FIG. 2, the guard ring of the semiconductor chip of the present invention includes a plurality of W-plugs formed by filling the contacts and vias with W between the scribe line centers from the boundary between the chip and the screed brine and then performing CMP. 125, 145), the manufacturing method is as follows.
2층 배선 구조의 반도체 소자를 예를들어 설명하면, 필드산화막(110)으로 분리정의된 반도체 기판의 액티브(acvtive) 영역상에 게이트 및 소스/드레인 등의 반도체 소자를 형성한 후(도시하지 않음) 상기 반도체 소자들을 후속공정에 의해 형성될 배선층 또는 커패시터와 절연시키기 위한 제 1 층간절연막(120)을 형성한다.For example, a semiconductor device having a two-layer wiring structure will be described. After forming semiconductor devices such as a gate and a source / drain on an active region of a semiconductor substrate separately defined by the field oxide film 110 (not shown) A first interlayer insulating film 120 is formed to insulate the semiconductor devices from a wiring layer or a capacitor to be formed by a subsequent process.
이어서 상기 제 1 층간절연막(120) 위에 포토레지스트 패턴을 형성하고 이를 마스크로 적용하여 상기 제 1 층간절연막(120)을 선택적으로 식각함으로써 다수개의 콘택홀을 형성한 후 상기 포토레지스트 패턴을 제거하고, 상기 콘택홀을 채울수 있도록 결과물의 표면에 W를 증착시킨 다음, 상기 콘택홀에만 W가 남도록 CMP를 실시하여 W-플러그(125)를 형성한다.Subsequently, a photoresist pattern is formed on the first interlayer insulating layer 120 and then a plurality of contact holes are formed by selectively etching the first interlayer insulating layer 120 by applying the mask as a mask to remove the photoresist pattern. After depositing W on the surface of the resultant to fill the contact hole, CMP is performed so that only W remains in the contact hole to form the W-plug 125.
상기 W-플러그(125) 형성 후 결과물의 표면에 상기 알루미늄 또는 알루미늄 합금을 증착시킨 후 포토레지스트 패턴을 형성하고 이를 마스크로 적용하여 선택적으로 식각함으로써 상기 W-플러그(125)와 접촉하는 제 1 배선층(130)을 형성한 후상기 제 1 배선층 형성시에 적용된 상기 포토레지스트 패턴을 제거한다.After the W-plug 125 is formed, the first wiring layer is in contact with the W-plug 125 by depositing the aluminum or aluminum alloy on the surface of the resultant, forming a photoresist pattern, and selectively etching the photo-resist pattern. After forming 130, the photoresist pattern applied when the first wiring layer is formed is removed.
이어서 상기 제 1 배선층(130) 형성 후 결과물의 표면에 다시 상기 제 1 배선층(130)과 후속공정으로 형성될 제 2 배선층을 절연시키기 위한 제 2 층간절연막(140)을 형성하고, 상기 제 2 층간절연막(140) 위에 포토레지스트 패턴을 형성하고 상기 포토레지스트 패턴을 마스크로 적용하여 선택적으로 식각함으로써 다수개의 비아홀을 형성한 후 상기 포토레지스트 패턴을 제거하고, 상기 비아홀 채울수 있도록 결과물의 표면에 W를 증착시킨 다음, 상기 비아홀에만 W가 남도록 CMP를 실시하여 W-플러그(145)를 형성한다.Subsequently, after the first wiring layer 130 is formed, a second interlayer insulating layer 140 is formed on the surface of the resultant to insulate the first wiring layer 130 and the second wiring layer to be formed in a subsequent process, and the second interlayer After forming a photoresist pattern on the insulating layer 140 and selectively etching by applying the photoresist pattern as a mask to form a plurality of via holes, the photoresist pattern is removed, and W is deposited on the surface of the resultant to fill the via holes. Then, CMP is performed so that only W remains in the via hole, thereby forming a W-plug 145.
상기 W-플러그(145) 형성 후 결과물의 표면에 상기 알루미늄 또는 알루미늄 합금을 증착시킨 후 포토레지스트 패턴을 형성하고 이를 마스크로 적용하여 선택적으로 식각함으로써 상기 W-플러그(145)와 접촉하는 제 2 배선층(150)을 형성한 후상기 제 2 배선층 형성시에 적용된 상기 포토레지스트 패턴을 제거하고, 상기 제 2 배선층(150)을 보호하기 위한 보호막(160)을 형성한다.After forming the W-plug 145, the second wiring layer in contact with the W-plug 145 by depositing the aluminum or aluminum alloy on the surface of the resultant, then forming a photoresist pattern and selectively etching by applying it as a mask After forming 150, the photoresist pattern applied at the time of forming the second wiring layer is removed, and a protective film 160 for protecting the second wiring layer 150 is formed.
도 3 및 도 4 는 상기 W-플러그(125,145)들로 이루어진 본 발명의 가드링(편의상 가드링만 도시함)을 도시한 것으로, 본 발명의 가드링은 상기한 바와 같이 칩 둘레에 연속된 띠모양으로 형성되며, 각 띠모양은 상세하게는 상기 가드링으로 인해 스트레스가 집중되지 않고 반도체 칩 측면전체에 골고루 분산될 수 있도록 도 4a 의 요철형태나 도 4b 의 삼각파형 또는 도 4c 와 같이 사인파형으로 형성한다.3 and 4 show the guard ring of the present invention (only the guard ring is shown for convenience) consisting of the W-plugs 125 and 145, wherein the guard ring of the present invention is a continuous strip around the chip as described above. It is formed in the shape, each band is in detail the sinusoidal shape of Figure 4a or the triangular waveform of Figure 4b or 4c so as to be evenly distributed throughout the semiconductor chip side without stress concentration due to the guard ring To form.
이상에서와 같이 본 발명에 의하면, 가드링의 패턴을 직선화하지 않고 지그재그형태로 형성하여 반도체 칩 측면전체에 스트레스를 골고루 분산시킴으로써 신뢰도를 향상시키고, 반도체 칩 내부를 습기등과 같은 외부 유해환경으로부터 보호할 수 있는 수 있는 효과가 있다.As described above, according to the present invention, the guard ring is formed in a zigzag form without straightening to improve the reliability by evenly distributing stress throughout the semiconductor chip side surface, and protect the inside of the semiconductor chip from an external harmful environment such as moisture. There are effects that can be done.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |