KR19980077759A - 동기식 반도체 메모리장치 - Google Patents

동기식 반도체 메모리장치 Download PDF

Info

Publication number
KR19980077759A
KR19980077759A KR1019970015000A KR19970015000A KR19980077759A KR 19980077759 A KR19980077759 A KR 19980077759A KR 1019970015000 A KR1019970015000 A KR 1019970015000A KR 19970015000 A KR19970015000 A KR 19970015000A KR 19980077759 A KR19980077759 A KR 19980077759A
Authority
KR
South Korea
Prior art keywords
signal
precharge operation
bank
automatic
output
Prior art date
Application number
KR1019970015000A
Other languages
English (en)
Other versions
KR100247928B1 (ko
Inventor
김치욱
강경우
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자 주식회사 filed Critical 윤종용
Priority to KR1019970015000A priority Critical patent/KR100247928B1/ko
Publication of KR19980077759A publication Critical patent/KR19980077759A/ko
Application granted granted Critical
Publication of KR100247928B1 publication Critical patent/KR100247928B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)

Abstract

복수의 뱅크들을 구비하고, 외부 시스템 클럭에 동기되는 내부 클럭에 의해서 동작하는 동기식 반도체 메모리 장치에 있어서, 복수의 자동 프리 차지 동작 감지부들, 및 복수의 래치 및 자동 프리 차지 인에이블 신호 발생기들을 구비하는 동기식 반도체 메모리 장치가 개시되어 있다. 복수의 자동 프리 차지 동작 감지부들은 각각, 복수의 뱅크들 중에서 해당되는 뱅크에 대한 뱅크 선택 어드레스, 내부 클럭, 및 자동 프리 차지 동작 어드레스 신호에 따라, 해당되는 뱅크에 대한 자동 프리 차지 동작 명령을 감지하여 해당되는 자동 프리 차지 동작 감지 신호를 액티브 시켜 출력한다. 복수의 래치 및 자동 프리 차지 동작 인에이블 신호 발생기들은 각각, 복수의 뱅크들 중에서 해당되는 뱅크에 대한 로 액티브 감지 신호와 뱅크 선택 어드레스 신호에 의하여 제어되어, 자동 프리 차지 동작 감지 신호를 래치 하여 저장하고 로 액티브 감지 신호의 상태에 따라 해당되는 뱅크에 대한 자동 프리 차지 동작 인에이블 신호를 액티브 시켜 출력한다. 본 발명에 의하면, 복수의 뱅크들을 구비하는 동기식 반도체 장치에 있어서, 해당되는 뱅크에 대한 자동 프리 차지 동작이 수행되기 전에 다른 뱅크에 대한 독출 및 기입 명령이 입력되어도 다른 뱅크에 대한 독출 및 기입 명령이 입력되는 클럭 사이클에서 해당되는 뱅크에 대한 자동 프리 차지 동작이 수행되어 지는 효과를 가진다.

Description

동기식 반도체 메모리 장치
본 발명은 동기식 반도체 메모리 장치에 관한 것으로서, 특히 복수의 뱅크들(Banks) 을 구비하고, 자동 프리 차지(Auto Precharge) 기능을 가지는 동기식 반도체 메모리 장치에 관한 것이다.
동기식 반도체 메모리 장치는 고속 동작을 위하여 데이터를 엑세스(Access)하기 위한 동작들이 외부에서 인가되는 시스템(System) 클럭(Clock)에 동기되어 수행되어 진다. 동기식 반도체 메모리 장치는 다수의 데이터를 저장할 수 있는 다수의 메모리 소자들과 이들 다수의 메모리 소자들을 각각 다수 포함하는 복수의 어레이군들로 구성되어 있다. 복수의 어레이군들에 대하여 동기식 반도체 메모리 장치에 있어서는 뱅크(Bank) 개념을 도입하여 명시하고 있다.
동기식 반도체 메모리 장치에는 자동 프리 차지(Auto Precharge) 기능이 있다. 자동 프리 차지 기능은 프리 차지 동작이 프리 차지 명령에 의해서 수행되지 않는다. 자동 프리 차지 동작은 자동 프리 차지 동작 인에이블 핀에 인가되는 신호에 따라서 수행되어 진다.
동기식 반도체 메모리 장치에 있어서는 데이터의 기입 및 독출(Write/Read) 동작이 모드 레지스터 회로에 의해서 설정되는 버스트 길이(Burst Length) 및 CAS 레이턴시(CAS Latency)에 의해서 제어된다. 즉 외부로부터 데이터를 엑세스하기 위하여 어드레스(Address)가 입력이 되면, 해당되는 뱅크가 외부 시스템 클럭에 동기되는 로(Row) 어드레스 스트로우브 신호(RASB)에 의해 해당되는 로 체인(Row Chain)이 액티브 된다. 해당되는 로 체인이 액티브 되면, 로 어드레스 스트로우브 신호(RASB)와 칼럼(Column) 어드레스 스트로우브 신호(CASB) 사이에 필요한 최소 지연 시간(tRCD) 후에 해당되는 칼럼을 엑세스하기 위하여 역시 외부 시스템 클럭에 동기되는 칼럼 어드레스 스트로우브 신호(CASB)가 설정(Set-up)된다. 이 때 칼럼 어드레스 스트로우브 신호(CASB)와 데이터의 기입 및 독출 명령 정보를 가지는 기입 인에이블 신호(WEB)에 따라 기입 및 독출 동작이 수행된다. 그리고 칩 회로의 기입 및 독출 동작을 수행하기 위하여 칼럼 어드레스 스트로우브 신호(CASB)가 설정될 때 자동 프리 차지 동작 인에이블 핀(Pin), 예컨대 A10이 예컨대 하이('H') 레벨로 설정되면, 모드(Mode) 레지스터(Register) 회로에 의해서 설정되어 있는 버스트 길이에 해당되는 데이터의 기입 및 독출에 끝난 다음의 외부 시스템 클럭에서 자동 프리 차지 동작이 수행되어 진다. 따라서 이로 인하여 칩 회로의 해당되는 뱅크는 프리 차지 상태가 된다.
도 1은 종래의 동기식 반도체 메모리 장치에 있어서, 자동 프리 차지 동작을 제어하는 자동 프리 차지 동작 제어 회로의 회로도를 나타내고 있다. 여기서 동기식 반도체 장치는 두 개의 뱅크들(B1,B2)을 구비하고 있는 경우에 대한 것이다.
도 1을 참조하면, 종래의 동기식 반도체 메모리 장치에 있어서, 자동 프리 차지 동작을 제어하는 자동 프리 차지 동작 제어 회로는 지연부(100), 인버터들(101,102,107,121,122,127,142), NAND 게이트들(103,106,108,123,136,128,141), 전송 게이트들(104,124), 및 래치부들(106,126)을 구비한다.
지연부(100)는 외부 시스템 클럭에 동기되는 내부 클럭(PCLK)을 입력하여 이를 지연하여 출력한다.
NAND 게이트(141)는 버스트/레이턴시 정보 감지 신호(COSAP)와, 자동 프리 차지 동작 인에이블 핀(A10)의 상태에 따라 그 상태가 결정되는 칼럼 어드레스(CA10)를 입력하여 이들을 논리 곱하고 인버팅하여 출력한다. 여기서 자동 프리 차지 동작 인에이블 핀(A10)이 하이('H') 레벨로 설정되면, 칼럼 어드레스(CA10)는 하이('H') 레벨로 인에이블 된다. NAND 게이트(141)는 버스트/레이턴시 정보 감지 신호(COSAP)와 칼럼 어드레스(CA10)가 동시에 하이('H') 레벨일 경우에만 로우('L') 레벨이 되는 신호를 출력한다.
인버터(142)는 NAND 게이트(141)로부터 출력되는 신호를 입력하여 이를 인버팅하여 출력한다.
인버터(101)는 뱅크 선택 어드레스, 예컨대 A11의 상태에 따라 상태가 결정되는 반전 칼럼 어드레스(CA11B)를 입력하여 이를 인버팅하여 출력한다.
인버터(102)는 인버터(101)로부터 출력되는 신호를 입력하여 이를 인버팅하여 출력한다.
NAND 게이트(103)는 인버터들(102,142)로부터 출력되는 신호들을 입력하여 일들을 논리 곱하고 인버팅하여 출력한다. NAND 게이트(103)는 인버터들(102,142)로부터 출력되는 신호들이 모두 하이('H') 레벨일 경우에만 로우('L') 레벨이 되는 신호를 출력한다.
전송게이트(104)는 지연부(100)로부터 출력되는 지연된 내부 클럭(PCLK)에 의하여 인에이블 되어, NAND 게이트(103)로부터 출력되는 신호를 입력하여 전송한다. 전송게이트(104)는 지연부(100)로부터 출력되는 지연된 내부 클럭(PCLK)이 로우('L') 레벨일 경우에만 턴 온 되어 인에이블 된다.
래치부(105)는 전송게이트(104)로부터 전송되어 지는 신호를 입력하여 래치 한다.
NAND 게이트(106)는 래치부(105)에 래치 되어 있는 신호와 지연부(100)로부터 출력되는 지연된 내부 클럭(PCLK)을 입력하여 이들을 논리 곱하고 인버팅하여 출력한다. NAND 게이트(106)는 래치부(105)에 래치 되어 있는 신호와 지연부(100)로부터 출력되는 지연된 내부 클럭(PCLK)이 모두 하이('H') 레벨일 경우에만 로우('L') 레벨이 되는 신호를 출력한다.
인버터(107)는 NAND 게이트(106)로부터 출력되는 신호를 입력하여 이를 인버팅하여 출력한다.
NAND 게이트(108)는 인버터들(101,107)로부터 출력되는 신호들을 입력하여 이들을 논리 곱하고 인버팅하여 자동 프리 차지 신호(PAPB1)로서 출력한다. NAND 게이트(108)는 인버터들(101,107)로부터 출력되는 신호들이 모두 하이('H') 레벨일 경우에만 로우('L') 레벨이 되는 신호를 자동 프리 차지 신호(PAPB1)로서 출력한다.
인버터(121)는 뱅크 선택 어드레스, 예컨대 A11의 상태에 따라 상태가 결정되는 칼럼 어드레스(CA11)를 입력하여 이를 인버팅하여 출력한다.
인버터(122)는 인버터(121)로부터 출력되는 신호를 입력하여 이를 인버팅하여 출력한다.
NAND 게이트(123)는 인버터들(122,142)로부터 출력되는 신호들을 입력하여 일들을 논리 곱하고 인버팅하여 출력한다. NAND 게이트(123)는 인버터들(122,142)로부터 출력되는 신호들이 모두 하이('H') 레벨일 경우에만 로우('L') 레벨이 되는 신호를 출력한다.
전송게이트(124)는 지연부(100)로부터 출력되는 지연된 내부 클럭(PCLK)에 의하여 인에이블 되어, NAND 게이트(123)로부터 출력되는 신호를 입력하여 전송한다. 전송게이트(124)는 지연부(100)로부터 출력되는 지연된 내부 클럭(PCLK)이 로우('L') 레벨일 경우에만 턴 온 되어 인에이블 된다.
래치부(125)는 전송게이트(124)로부터 전송되어 지는 신호를 입력하여 래치 한다.
NAND 게이트(126)는 래치부(125)에 래치 되어 있는 신호와 지연부(100)로부터 출력되는 지연된 내부 클럭(PCLK)을 입력하여 이들을 논리 곱하고 인버팅하여 출력한다. NAND 게이트(126)는 래치부(125)에 래치 되어 있는 신호와 지연부(100)로부터 출력되는 지연된 내부 클럭(PCLK)이 모두 하이('H') 레벨일 경우에만 로우('L') 레벨이 되는 신호를 출력한다.
인버터(127)는 NAND 게이트(126)로부터 출력되는 신호를 입력하여 이를 인버팅하여 출력한다.
NAND 게이트(128)는 인버터들(121,127)로부터 출력되는 신호들을 입력하여 이들을 논리 곱하고 인버팅하여 자동 프리 차지 신호(PAPB2)로서 출력한다. NAND 게이트(128)는 인버터들(121,127)로부터 출력되는 신호들이 모두 하이('H') 레벨일 경우에만 로우('L') 레벨이 되는 신호를 자동 프리 차지 신호(PAPB2)로서 출력한다.
도 2는 도 1에 있어서, 자동 프리 차지 동작을 설명하기 위한 여러 신호들의 타이밍도를 나타내고 있다.
도 1과 2를 참조하여, 예를 들어 뱅크(B1)가 뱅크 선택 어드레스(A11)의 상태에 따라 반전 칼럼 어드레스(CA11B)를 하이('H') 레벨로 설정하므로써 선택되어 진 경우에 대하여 자동 프리 차지 동작을 설명하면 아래와 같다.
로 액티브 상태 후에 칼럼 어드레스 스트로우브 신호(CASB)가 외부 시스템 클럭에 동기될 때 뱅크 선택 어드레스(A11)에 의해 반전 칼럼 어드레스(CA11B)가 하이('H') 레벨로 설정이 된다. 또한, 칼럼 어드레스 스트로우브 신호(CASB)와 함께 자동 프리 차지 동작 인에이블 핀(A10)의 상태를 하이('H') 레벨로 설정하면 칼럼 어드레스(CA10)는 하이('H') 레벨로 인에이블 된다. 그리고 칼럼 어드레스 스트로우브 신호(CASB)가 설정된 시점부터 버스트 길이가 끝나는 사이클에서 버스트 길이/레이턴시 감지 신호(COSAP)가 하이('H') 레벨로 인에이블 된다. 따라서 인버터들(102,142)로부터 출력되는 신호들은 모두 하이('H') 레벨이 되고 NAND 게이트(103)로부터 로우('L') 레벨의 신호가 출력된다. NAND 게이트(103)로부터 출력되는 신호는 내부 클럭(PCLK)이 로우('L') 레벨일 경우에 전송 게이트(104)를 통하여 래치부(105)로 전송되어 래치되어 진다. 래치부(105)에 래치 되어 있는 신호는 래치부(105)로부터 인버팅되어 출력되어 NAND 게이트(106)로 입력되고 이는 다시 내부 클럭(PCLK)이 하이('H') 레벨의 상태에 있을 때 NAND 게이트(107)로부터 인버팅되어 출력된다. NAND 게이트(106)로부터 출력되는 신호는 인버터(107)와 NAND 게이트(108)를 통하여 자동 프리 차지 신호(PAPB1)로서 출력되는 데 이는 버스트 길이가 끝난 다음의 사이클에서 내부 클럭(PCLK)의 펄스 너비(Pulse Width)에 해당되는 만큼의 너비를 가지는 로우('L') 레벨의 펄스 신호가 된다. 따라서 자동 프리 차지 신호(PAPB1)에 의해 칩 회로는 해당되는 뱅크(B1)에 대하여 프리 차지 동작을 수행하고 해당되는 뱅크(B1)는 프리 차지 상태에 있게 된다.
그러나 이와 같은 도 1의 종래의 동기식 반도체 메모리 장치는 자동 프리 차지 동작을 제어하는 회로에 있어서 아래와 같은 문제점이 있다.
도 3은 도 1에 있어서 자동 프리 차지 동작을 제어하는 회로에 발생하는 문제점을 설명하기 위하여 여러 신호들의 타이밍도를 나타내고 있다.
예를 들어, 로 액티브 상태에서 칼럼 어드레스 스트로우브 신호(CASB)와 뱅크 선택 어드레스(A11)와 자동 프리 차지 동작 인에이블 어드레스(A10)에 의해 특정 뱅크, 예컨대 뱅크(B1)에 대하여 기입 명령과 자동 프리 차지 동작이 설정되었다고 한다(도 3의 t1 참조). 그리고 뱅크(B1)에 대한 자동 프리 차지 동작이 수행되기 전에 다른 뱅크, 예컨대 뱅크(B2)에 대한 기입 및 독출 명령이 설정되었다고 한다(도 3의 t2 참조). 이러한 경우에 도 3을 참조하면, 뱅크(B2)에 대한 기입 및 독출 명령이 설정되는 것과 동시에 뱅크(B1)의 자동 프리 차지 동작의 정보를 가지고 있는 칼럼 어드레스(CA10)는 로우('L') 레벨의 상태로 디스에이블되고 또한 버스트 길이/레이턴시 감지 신호(COSAP)도 로우('L') 레벨로 리셋(Reset)되어 진다. 따라서 원래 뱅크(B1)에 대하여 자동 프리 차지 동작을 수행하여야 하는 사이클 구간에서 뱅크(B1)를 자동 프리 차지시키지 못하게 된다. 다시 말하면, 뱅크(B1)의 자동 프리 차지 동작 명령이 설정된 후 버스트 길이에 해당되는 사이클이 끝나기 전에 다른 뱅크(B2)의 기입 및 독출 명령이 설정되면, 뱅크(B1)에 대한 자동 프리 차지 동작의 수행이 이루어지지 못하게 된다. 그러므로 뱅크(B1)의 자동 프리 차지 동작 명령 설정 후부터 자동 프리 차지 동작의 수행이 시작되는 기간인 버스트 길이+1 사이클의 클럭까지는 다른 뱅크들의 기입 및 독출 명령을 수행할 수 없게되는 문제가 생긴다.
따라서, 본 발명의 목적은 복수의 뱅크들을 구비하는 동기식 반도체 메모리 장치에 있어서, 복수의 뱅크들 중에서 해당되는 뱅크의 자동 프리 차지 동작 명령이 설정된 후 해당되는 뱅크의 기입 및 독출 동작이 완료되기 전, 즉, 자동 프리 차지 동작이 수행되기 전에도 복수의 뱅크들 중 다른 뱅크의 기입 및 독출 명령이 설정될 수 있으며 이로 인하여 해당되는 뱅크의 자동 프리 차지 동작이 방해 받지 않고 수행되는 동기식 반도체 메모리 장치를 제공하는 데 있다.
도 1은 종래의 동기식 반도체 메모리 장치에 있어서, 자동 프리 차지 동작 제어 회로의 회로도이다.
도 2는 도 1의 동작을 설명하기 위한 여러 신호들의 타이밍도이다.
도 3은 도 1의 다른 동작을 설명하기 위한 여러 신호들의 타이밍도이다.
도 4는 본 발명의 제 1 실시예에 따른 동기식 반도체 메모리 장치에 있어서 자동 프리 차지 동작 제어 회로의 블록도이다.
도 5는 도 4에 있어서, 자동 프리 차지 동작 감지부의 구체적인 일 실시예에 따른 회로의 회로도이다.
도 6은 도 4에 있어서, 래치 및 자동 프리 차지 동작 인에이블 신호 발생기의 구체적인 일 실시예에 따른 회로의 회로도이다.
도 7은 도 4의 동작을 설명하기 위한 여러 신호들의 타이밍도이다.
* 도면의 주요부분에 대한 부호의 설명
CA11B,CA11 : 뱅크 선택 어드레스 신호들,
PCLK : 내부 클럭,
COSAP : 버스트/레이턴시 정보 감지 신호,
CA10 : 자동 프리 차지 동작 어드레스 신호,
PAPB1,PAPB2 : 자동 프리 차지 동작 인에이블 신호들,
PSDD1,PSDD2 : 로 액티브 감지 신호들,
PAPPB1,PAPPB2 : 자동 프리 차지 동작 감지 신호들.
상기 목적을 달성하기 위하여, 본 발명에 따른 동기식 반도체 메모리 장치는, 복수의 뱅크들을 구비하고, 외부 시스템 클럭에 동기되는 내부 클럭에 의해서 동작하는 동기식 반도체 메모리 장치에 있어서, 각각, 복수의 뱅크들 중에서 해당되는 뱅크에 대한 뱅크 선택 어드레스 신호, 내부 클럭, 및 자동 프리 차지 인에이블 신호에 따라, 해당되는 뱅크에 대한 자동 프리 차지 동작 명령을 감지하여 해당되는 자동 프리 차지 동작 감지 신호를 액티브 시켜 출력하는 복수의 자동 프리 차지 동작 감지부들; 및 각각, 복수의 뱅크들 중에서 해당되는 뱅크에 대한 로 액티브 감지 신호와 뱅크 선택 어드레스 신호에 의하여 제어되어, 자동 프리 차지 동작 감지 신호를 래치 하여 해당되는 자동 프리 차지 동작 신호로서 출력하는 복수의 래치 및 자동 프리 차지 동작 신호 발생기들을 구비하는 것을 특징으로 한다.
이어서, 첨부한 도면들을 참조하여 본 발명의 구체적인 실시예에 대하여 자세히 설명하기로 한다.
도 4는 본 발명에 따른 동기식 반도체 메모리 장치에 있어서, 자동 프리 차지 동작 제어 회로의 구체적인 실시예에 따른 회로의 블록도를 나타내고 있다. 여기서 고려되고 있는 동기식 반도체 메모리 장치는 두 개의 뱅크들(B1,B2)을 구비하고 있는 경우이다.
도 4를 참조하면, 본 발명에 따른 동기식 반도체 메모리 장치에 있어서, 자동 프리 차지 동작 제어 회로의 구체적인 실시예에 따른 회로는 자동 프리 차지 동작 명령 감지부들(200,300), 및 래치 및 자동 프리 차지 인에이블 신호 발생기들(220,320)을 구비한다.
자동 프리 차지 동작 명령 감지부(200)는 뱅크(B1)에 대한 뱅크 선택 어드레스 신호(CA11B), 내부 클럭(PCLK), 및 자동 프리 차지 동작 어드레스 신호(CA10)에 따라, 뱅크(B1)에 대한 자동 프리 차지 동작 명령을 감지하여 자동 프리 차지 동작 감지 신호(PAPPB1)를 액티브 시켜 출력한다.
자동 프리 차지 동작 명령 감지부(300)는 뱅크(B2)에 대한 뱅크 선택 어드레스 신호(CA11), 내부 클럭(PCLK), 및 자동 프리 차지 동작 어드레스 신호(CA10)에 따라, 뱅크(B2)에 대한 자동 프리 차지 동작 명령을 감지하여 자동 프리 차지 동작 감지 신호(PAPPB2)를 액티브 시켜 출력한다.
래치 및 자동 프리 차지 인에이블 신호 발생기(220)는 뱅크(B1)에 대한 로 액티브 감지 신호(PSDD1)와 뱅크 선택 어드레스 신호(CA11B)에 의하여 제어되어, 자동 프리 차지 동작 감지 신호(PAPPB1)의 상태를 래치 하여 저장하고, 로 액티브 감지 신호(PSDD1)의 상태에 따라 자동 프리 차지 동작 인에이블 신호(PAPB1)를 액티브 시켜 출력한다.
래치 및 자동 프리 차지 인에이블 신호 발생기(320)는 뱅크(B2)에 대한 로 액티브 감지 신호(PSDD2)와 뱅크 선택 어드레스 신호(CA11)에 의하여 제어되어, 자동 프리 차지 동작 감지 신호(PAPPB2)의 상태를 래치 하여 저장하고, 로 액티브 감지 신호(PSDD2)의 상태에 따라 자동 프리 차지 동작 인에이블 신호(PAPB2)를 액티브 시켜 출력한다.
도 5는 도 4에 있어서, 자동 프리 차지 동작 명령 감지부(200)의 구체적인 일실시예에 따른 회로의 회로도를 나타내고 있다.
도 5를 참조하면, 도 4에 있어서 자동 프리 차지 동작 명령 감지부(200)의 구체적인 일실시예에 따른 회로는 인버터들(201,202,204,208), NOR 게이트(203), 전송 게이트(205), 래치 수단(206), NAND 게이트(207), 및 지연부(209)를 구비한다.
인버터(201)는 뱅크(B1)의 뱅크 선택 어드레스 신호(CA11B)를 입력하여 이를 인버팅하여 출력한다.
인버터(202)는 자동 프리 차지 동작 어드레스 신호(CA10)를 입력하여 이를 인버팅하여 출력한다.
NOR 게이트(203)는 인버터들(201,202)로부터 출력되는 신호들을 입력하여 이들을 논리 합하고 인버팅하여 출력한다. NOR 게이트(203)는 인버터들(201,202)로부터 출력되는 신호들이 모두 로우('L') 레벨일 경우에만 하이('H') 레벨이 되는 신호를 출력한다.
인버터(204)는 NOR 게이트(203)로부터 출력되는 신호를 입력하여 이를 인버팅하여 출력한다.
지연부(209)는 내부 클럭(PCLK)을 입력하여 이를 지연하여 출력한다.
전송 게이트(205)는 지연부(209)를 통하여 지연되어 출력되는 내부 클럭(PCLK)에 의해서 제어되어 인버터(204)로부터 출력되는 신호를 입력하여 전송한다. 전송 게이트(205)는 지연부(209)를 통하여 지연되어 출력되는 내부 클럭(PCLK)이 로우('L') 레벨일 경우에만 턴 온 되어 인버터(204)로부터 출력되는 신호를 입력하여 전송한다.
래치 수단(206)은 전송 게이트(205)로부터 출력되는 신호를 래치 한다.
NAND 게이트(207)는 지연부(209)를 통하여 지연되어 출력되는 내부 클럭(PCLK)과 래치 수단(206)에 래치 되어 있는 신호를 입력하여 이들을 논리 곱하고 인버팅하여 출력한다. NAND 게이트(207)는 지연부(209)를 통하여 지연되어 출력되는 내부 클럭(PCLK)과 래치 수단(206)에 래치 되어 있는 신호를 입력하여 이들이 모두 하이('H') 레벨일 경우에만 로우('L') 레벨이 되는 신호를 출력한다.
인버터(208)는 NAND 게이트(207)로부터 출력되는 신호를 입력하여 이를 인버팅하여 자동 프리 차지 동작 감지 신호(PAPPB1)로서 출력한다.
도 4에 있어서 뱅크(B2)에 대한 자동 프리 차지 동작 명령 감지부(300)의 구체적인 일실시예에 따른 회로는 도 5에 나타나 있는 뱅크(B1)에 대한 자동 프리 차지 동작 명령 감지부(200)의 구체적인 일실시예에 따른 회로와 동일하게 구성할 수 있으므로 그 상세한 설명은 생략하기로 한다.
도 6은 도 4에 있어서, 뱅크(B1)에 대한 래치 및 자동 프리 차지 인에이블 신호 발생기(220)의 구체적인 일 실시예에 따른 회로의 회로도를 나타내고 있다.
도 6을 참조하면, 도 4에 있어서, 뱅크(B1)의 래치 및 자동 프리 차지 인에이블 신호 발생기(220)의 구체적인 일 실시예에 따른 회로는 지연부(221), 플립 플롭(223), NOR 게이트(224), 및 인버터(225)를 구비한다.
지연부(221)는 뱅크(B1)에 대한 로 액티브 감지 신호(PSDD1)를 입력하여 이를 지연하여 출력한다. 여기서, 로 액티브 감지 신호(PSDD1)는 뱅크(B1)의 로 액티브(Row Active) 시간동안 하이('H') 레벨로 액티브 되어 있는 신호이다.
플립 플롭(223)은 지연부(221)에 의해서 지연되어진 로 액티브 감지 지연 신호(PSDD1D), 자동 프리 차지 동작 명령 감지부(200)로부터 출력되는 자동 프리 차지 동작 감지 신호(PAPPB1)를 입력하여 이를 신호(PVCCH)의 제어하여 래치 하여 저장하는 래치 수단이다. 플립 플롭(223)으로부터 출력되는 신호의 상태를 아래의 표에 나타내었다. 여기서 참조부호 PAA는 플립 플롭(223)으로부터 출력되는 신호를 나타내고 PAAP는 플립 플롭(223)으로부터 출력되는 신호의 현재 상태를 나타내고 있다.
도 5, 도 6, 및 표 1에서 나타나 있는 바와 같이 본 발명에 따른 동기식 반도체 메모리 장치에 있어서의 자동 프리 차지 동작은 두 가지의 경우가 있다. 하나는 메모리 셀 데이터의 복원 시간(Restore Time)이 로 액티브 시간(tRAS)에 의해서 충분히 보장된 후에 칼럼 어드레스 스트로우브 신호(CASB)가 설정되는 경우이고, 다른 하나는 메모리 셀 데이터의 복원 시간이 로 액티브 시간(tRAS)에 의해서 보장이 안된 상태에서 칼럼 어드레스 스트로우브 신호(CASB)가 설정되는 경우이다.
먼저 메모리 셀 데이터의 복원 시간이 로 액티브 시간(tRAC)에 의해서 충분히 보장된 후에 칼럼 어드레스 스트로우브 신호(CASB)가 설정되는 경우에 대하여 설명하면 다음과 같다.
로 액티브 상태에서 칼럼 어드레스 스트로우브 신호(CASB)가 외부 시스템 클럭에 동기될 때 뱅크 선택 어드레스(A11)에 의해 뱅크 선택 어드레스 신호들(CA11B,CA11)중에 해당되는 뱅크 선택 어드레스 신호가 하이('H') 레벨로 인에이블 되고 또한 자동 프리 차지 인에이블 어드레스 핀(A10)에 의하여 자동 프리 차지 동작 어드레스 신호(CA10)가 하이('H') 레벨로 인에이블 된다. 따라서, 예를 들어 뱅크(B1)가 선택되었을 경우에 도 5의 NOR 게이트(203)에 입력되는 신호들은 모두 로우('L') 레벨이 되고 이는 버스트 기입 및 독출 동작 도중에 내부 클럭(PCLK)이 로우('L') 레벨일 경우에 래치 수단(206)에 의해서 하이('H') 레벨로 래치 되어 자동 프리 차지 동작 명령 감지부(200)로부터 자동 프리 차지 동작 감지 신호(PAPPB1)로서 출력된다. 도 6의 플립 플롭(223)은 하이('H') 레벨의 자동 프리 차지 동작 감지 신호(PAPPB1)를 입력하여 로우('L') 레벨의 신호를 출력하여 NOR 게이트(224)의 한 단자에 입력시킨다. 버스트 기입 및 독출 동작이 완료되거나 다른 뱅크의 기입 및 독출 동작 명령이 입력되어 뱅크 선택 어드레스 신호(CA11B)가 로우('L') 레벨로 디스에이블되면, 도 6의 NOR 게이트(224)의 다른 입력 단자에 로우('L') 레벨의 신호가 입력된다. 그리고 메모리 셀의 복원 시간이 로 액티브 시간(tRAS)에 의해서 충분히 보장되므로 로 액티브 감지 신호(PSDD1)는 하이('H') 레벨의 상태에 있고 따라서 NOR 게이트(224)의 또 다른 입력 단자에도 로우('L') 레벨의 신호가 입력이 된다. 따라서 NOR 게이트(224)로부터 하이('H') 레벨의 신호가 출력되고 이는 인버터(225)를 통하여 로우('L') 레벨의 자동 프리 차지 동작 인에이블 신호(PAPB1)가 래치 및 자동 프리 차지 동작 인에이블 신호 발생기(220)로부터 출력하게 된다. 여기서 자동 프리 차지 동작 인에이블 신호(PAPB1)는 내부 클럭(PCLK) 펄스의 너비 만큼의 로우('L') 레벨의 펄스 주기를 가지고 이 펄스에 의해서 칩 회로는 뱅크(B1)에 대하여 프리 차지 동작을 수행한다.
메모리 셀 데이터의 복원 시간이 로 액티브 시간(tRAC)에 의해서 충분히 보장되지 않는 상태에서 칼럼 어드레스 스트로우브 신호(CASB)가 설정되는 경우에 대하여 설명하면 다음과 같다.
로 액티브 상태에서 그리고 로 액티브 시간(tRAS)에 의해서 메모리 셀 데이터의 복원 시간이 충분히 보장에 안된 상태에서, 칼럼 어드레스 스트로우브 신호(CASB)가 외부 시스템 클럭에 동기될 때 뱅크 선택 어드레스 신호(CA11B)가 하이('H') 레벨로 인에이블 되고 자동 프리 차지 동작 어드레스 신호(CA10)가 하이('H')로 인에이블 된다. 따라서, 도 5의 NOR 게이트(203)에 입력되는 신호들은 모두 로우('L') 레벨이 되고 이는 버스트 기입 및 독출 동작 도중에 내부 클럭(PCLK)이 로우('L') 레벨일 경우에 래치 수단(206)에 의해서 하이('H') 레벨로 래치 되어 자동 프리 차지 동작 명령 감지부(200)로부터 자동 프리 차지 동작 감지 신호(PAPPB1)로서 출력된다. 자동 프리 차지 동작 감지 신호(PAPPB1)는 도 6의 플립 플롭(223)에 의해 그 상태가 래치 되어 저장이 되어 NOR 게이트(224)의 한 단자에 입력이 된다. 그리고, 버스트 기입 및 독출 동작이 완료되거나 다른 뱅크의 기입 및 독출 동작 명령이 입력되어 뱅크 선택 어드레스 신호(CA11B)가 로우('L') 레벨로 디스에이블되면, 도 6의 NOR 게이트(224)의 다른 입력 단자에 로우('L') 레벨의 신호가 입력된다. 로 액티브 시간(tRAS)에 의하여 메모리 셀의 복원 시간이 충분히 보장되어 있지 않으므로 로 액티브 감지 신호(PSDD1)는 로우('L') 레벨의 상태에 있고, 따라서 NOR 게이트(224)의 또 다른 입력 단자에는 하이('H') 레벨의 신호가 입력이 된다. 그러므로 래치 및 자동 프리 차지 동작 인에이블 신호 발생기(220)로부터 하이('H') 레벨로 넌 액티브 상태의 자동 프리 차지 동작 인에이블 신호(PAPB1)가 출력이 된다. 그리고 사이클이 진행이 되어 로 액티브 시간(tRAS)에 의해서 메모리 셀의 복원 시간이 보장이 되면, 로 액티브 감지 신호(PSDD1)가 하이('H') 레벨로 인에이블 되어 로우('L') 레벨의 신호를 NOR 게이트(224)의 또 다른 입력 단자로 인가되면 자동 프리 차지 동작 인에이블 신호(PAPB1)가 로우('L') 레벨로 전환되어 해당되는 뱅크(B1)에 대한 프리 차지 동작이 수행되어 진다.
이와 같이 본 발명에 따른 동기식 반도체 메모리 장치는 기입 및 독출 명령이 인가된 후에 버스트 길이+1 클럭 사이클에 해당되는 기간 동안 다른 뱅크에 대한 기입 및 독출 명령에 의한 인터럽(Interrupt)이 없는 경우에는 종래의 경우와 같이 버스트 길이+1 클럭 사이클에서 자동 프리 차지 동작을 수행한다. 그리고 기입 및 독출 명령이 인가된 후에 버스트 길이+1 클럭 사이클에 해당되는 기간 동안 다른 뱅크에 대한 기입 및 독출 명령에 의한 인터럽이 있는 경우에는 다른 명령이 동기되는 클럭 사이클에서 자동 프리 차지 동작을 수행하게 된다. 즉 다른 명령이 인가되는 경우에는 자동 프리 차지 동작이 일어나는 시점이 버스트 길이+1 클럭 사이클이 아니라 다른 명령이 입력되는 클럭 사이클이 된다. 그러나 로 액티브 후에 기입 및 독출 명령과 함께 자동 프리 차지 동작 명령이 인가되고 버스트 길이+1 클럭 사이클 사이에 동일한 뱅크에 대한 기입 및 독출 명령이 입력되는 경우에는 종래의 경우와 같이 자동 프리 차지 동작을 수행하지 않는다.
도 7은 도 4, 도 5, 및 도 6에 나타나 있는 자동 프리 차지 동작 제어 회로의 동작을 설명하기 위한 여러 신호들의 타이밍도를 나타내고 있다.
도 7을 참조하면, 로 액티브 후에 뱅크(B1)에 대한 독출 명령과 함께 자동 프리 차지 동작 명령이 함께 인가되었다. 따라서 뱅크 선택 어드레스 신호(CA11B)와 자동 프리 차지 동작 어드레스 신호(CA10)가 모두 하이('H') 레벨로 인에이블 되어 있다. 뱅크(B1)에 대한 독출 명령이 인가되는 클럭 사이클로부터 2 사이클 뒤에 다른 뱅크 즉 뱅크(B2)에 대한 독출 명령이 인가되면, 뱅크 선택 어드레스 신호(CA11)가 하이('H') 레벨로 인에이블 되고 뱅크 선택 어드레스 신호(CA11B)와 자동 프리 차지 동작 어드레스 신호(CA10)가 로우('L') 레벨로 디스에이블된다. 이 때 도 5와 6으로부터 알 수 있듯이 뱅크 선택 어드레스 신호(CA11B)와 자동 프리 차지 동작 어드레스 신호(CA10)가 로우('L') 레벨로 디스에이블되기 전에 그 상태는 플립 플롭(224)에 래치 되어 저장되어 있다가 로 액티브 감지 신호(PSDD1)에 의해서 로 액티브 시간(tRAS)이 다시 보장되면, 내부 클럭(PCLK)의 펄스 주기만큼 로우('L') 레벨의 펄스 주기를 가지게 되는 자동 프리 차지 동작 인에이블 신호(PAPB1)에 의해 프리 차지 동작을 수행하게 된다.
본 발명에 의하면, 복수의 뱅크들을 구비하는 동기식 반도체 장치에 있어서, 해당되는 뱅크에 대한 자동 프리 차지 동작이 수행되기 전에 다른 뱅크에 대한 독출 및 기입 명령이 입력되어도 다른 뱅크에 대한 독출 및 기입 명령이 입력되는 클럭 사이클에서 해당되는 뱅크에 대한 자동 프리 차지 동작이 수행되어 지는 효과를 가진다.

Claims (8)

  1. 복수의 뱅크들을 구비하고, 외부 시스템 클럭에 동기되는 내부 클럭에 의해서 동작하는 동기식 반도체 메모리 장치에 있어서, 각각, 상기 복수의 뱅크들 중에서 해당되는 뱅크에 대한 뱅크 선택 어드레스, 상기 내부 클럭, 및 자동 프리 차지 동작 어드레스 신호에 따라, 상기 해당되는 뱅크에 대한 자동 프리 차지 동작 명령을 감지하여 해당되는 자동 프리 차지 동작 감지 신호를 액티브 시켜 출력하는 복수의 자동 프리 차지 동작 감지부들 및 각각, 상기 복수의 뱅크들 중에서 해당되는 뱅크에 대한 로 액티브 감지 신호와 상기 뱅크 선택 어드레스 신호에 의하여 제어되어, 상기 자동 프리 차지 동작 감지 신호를 래치 하여 저장하고 상기 로 액티브 감지 신호의 상태에 따라 해당되는 뱅크에 대한 자동 프리 차지 동작 인에이블 신호를 액티브 시켜 출력하는 복수의 래치 및 자동 프리 차지 동작 인에이블 신호 발생기들을 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  2. 제 1항에 있어서, 상기 복수의 래치 및 자동 프리 차지 동작 인에이블 신호 발생기들은 각각, 상기 복수의 뱅크들 중에서 해당되는 뱅크의 로 액티브 시간동안 액티브 되어 있는 해당되는 로 액티브 감지 신호에 의해서 제어되는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  3. 제 1항에 있어서, 상기 복수의 자동 프리 차지 동작 명령 감지부들은 각각, 상기 복수의 뱅크들 중에서 해당되는 뱅크에 대한 뱅크 선택 어드레스 신호와 상기 자동 프리 차지 동작 인에이블 신호를 입력하여 상기 뱅크 선택 어드레스 신호와 상기 자동 프리 차지 동작 인에이블 신호가 모두 액티브 상태에 있을 경우에만 액티브 되는 신호를 출력하는 자동 프리 차지 동작 인에이블 신호 감지부, 상기 내부 클럭에 의해서 제어되어 상기 자동 프리 차지 동작 인에이블 신호 감지부로부터 출력되는 신호를 전송하는 전송 게이트, 상기 전송 게이트로부터 출력되는 신호를 입력하여 래치 하는 래치부 및 상기 내부 클럭에 의해서 제어되어 상기 래치부에 래치 되어 있는 신호를 상기 자동 프리 차지 감지 신호로서 출력하는 출력 구동부를 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  4. 제 3항에 있어서, 상기 자동 프리 차지 동작 인에이블 신호 감지부는 상기 복수의 뱅크들 중에서 해당되는 뱅크의 뱅크 선택 어드레스 신호와 상기 자동 프리 차지 동작 인에이블 신호가 모두 액티브 상태에 있는 경우에만 로우 레벨로 액티브 되는 신호를 출력하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  5. 제 4항에 있어서, 상기 자동 프리 차지 동작 인에이블 신호 감지부는 상기 복수의 뱅크들 중에서 해당되는 뱅크의 뱅크 선택 어드레스 신호를 입력하여 이를 인버팅하여 출력하는 제 1 인버터, 상기 자동 프리 차지 동작 인에이블 신호를 입력하여 이를 인버팅하여 출력하는 제 2 인버터, 상기 제 1 인버터와 상기 제 2 인버터로부터 출력되는 신호들을 입력하여 이들을 논리합하고 인버팅하여 출력하는 NOR 게이트 및 상기 NOR 게이트로부터 출력되는 신호를 입력하여 이를 인버팅하여 출력하는 제 3 인버터로써 구성되어 있는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  6. 제 5항에 있어서, 상기 전송 게이트는 상기 내부 클럭이 로우 레벨일 경우에만 턴 온 되어 상기 자동 프리 차지 동작 인에이블 신호 감지부로부터 출력되는 신호를 전송하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  7. 제 5항에 있어서, 상기 출력 구동부는 상기 내부 클럭과 상기 래치부로부터 출력되는 신호를 입력하여 이들을 논리 곱하고 인버팅하여 출력하는 NAND 게이트 및 상기 NAND 게이트로부터 출력되는 신호를 입력하여 이를 인버팅하여 자동 프리 차지 동작 감지 신호로서 출력하는 인버터를 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  8. 제 1항에 있어서, 상기 복수의 래치 및 자동 프리 차지 동작 인에이블 신호 발생기는 각각, 상기 복수의 뱅크들 중에서 해당되는 뱅크에 대한 로 액티브 감지 신호를 입력하여 이를 지연하여 출력하는 지연부, 상기 복수의 자동 프리 차지 동작 명령 감지부들 중에서 해당되는 자동 프리 차지 동작 명령 감지부로부터 출력되는 상기 자동 프리 차지 동작 감지 신호와 상기 지연부로부터 출력되는 신호를 입력하여 상기 자동 프리 차지 동작 감지 신호의 상태를 래치 하여 저장하는 플립 플롭, 상기 로 액티브 감지 신호, 상기 플립 플롭에 저장되어 출력되는 신호, 및 상기 뱅크 선택 어드레스 신호를 입력하여 이들을 논리합하고 인버팅하여 출력하는 NOR 게이트 및 상기 NOR 게이트로부터의 출력을 입력하여 이를 인버팅하여 자동 프리 차지 동작 인에이블 신호로서 출력하는 인버터를 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
KR1019970015000A 1997-04-22 1997-04-22 동기식 반도체 메모리장치 KR100247928B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970015000A KR100247928B1 (ko) 1997-04-22 1997-04-22 동기식 반도체 메모리장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970015000A KR100247928B1 (ko) 1997-04-22 1997-04-22 동기식 반도체 메모리장치

Publications (2)

Publication Number Publication Date
KR19980077759A true KR19980077759A (ko) 1998-11-16
KR100247928B1 KR100247928B1 (ko) 2000-03-15

Family

ID=19503580

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970015000A KR100247928B1 (ko) 1997-04-22 1997-04-22 동기식 반도체 메모리장치

Country Status (1)

Country Link
KR (1) KR100247928B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100444309B1 (ko) * 1997-12-27 2004-10-14 주식회사 하이닉스반도체 동기식 램의 내부클럭버퍼 스트로빙신호 발생회로

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100444309B1 (ko) * 1997-12-27 2004-10-14 주식회사 하이닉스반도체 동기식 램의 내부클럭버퍼 스트로빙신호 발생회로

Also Published As

Publication number Publication date
KR100247928B1 (ko) 2000-03-15

Similar Documents

Publication Publication Date Title
US6111814A (en) Synchronous DRAM memory with asynchronous column decode
US6000022A (en) Method and apparatus for coupling signals between two circuits operating in different clock domains
US6130856A (en) Method and apparatus for multiple latency synchronous dynamic random access memory
US6243797B1 (en) Multiplexed semiconductor data transfer arrangement with timing signal generator
KR100254071B1 (ko) 동기형 반도체 기억 장치
KR100252043B1 (ko) 반도체 메모리 장치의 칼럼 선택 신호 제어기 및 칼럼 선택제어 방법
US6160754A (en) Synchronous memory device of a wave pipeline structure
US6504789B2 (en) Semiconductor memory device
US6002615A (en) Clock shift circuit and synchronous semiconductor memory device using the same
US20060034145A1 (en) Synchronous semiconductor memory device of fast random cycle system and test method thereof
US6813211B2 (en) Fully hidden refresh dynamic random access memory
KR100297708B1 (ko) 클락동기프리차아지데이터입출력선을가지는반도체메모리장치및이를이용한데이터입출력선프리차아지방법
KR20000023160A (ko) 데이터출력타이밍을 제어하는 회로를 갖는 반도체메모리장치
US20010019514A1 (en) Use of setup time to send signal through die
EP0080902A2 (en) Semiconductor memory device
USRE36532E (en) Synchronous semiconductor memory device having an auto-precharge function
JP3957008B2 (ja) 半導体メモリデバイスの区別方法
KR100297726B1 (ko) 기입 인터럽트 기입 기능을 갖는 동기식 디램반도체 장치
KR100247928B1 (ko) 동기식 반도체 메모리장치
US6442103B1 (en) Synchronous SRAM device with late write function
KR100536598B1 (ko) 클럭활성화 시점을 선택하는 반도체메모리장치
KR100219491B1 (ko) 자동 프리차지 뱅크 선택 회로
KR100924017B1 (ko) 오토 프리차지 회로 및 오토 프리차지 방법
KR100772691B1 (ko) 데이터 라이트 에러 방지를 위한 메모리 장치
KR100238230B1 (ko) 동기식 반도체 장치 및 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20061128

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee