KR19980077039A - Interworking device and method of frame relay and ATM switch - Google Patents
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Abstract
프레임 릴레이와 ATM 교환기의 연동장치가, 연동장치의 동작을 제어하는 중앙처리장치와, 데이터 경로를 형성하는 제1버스와 중앙처리장치 사이에 연결되는 제1버퍼 및 제어정보 경로를 형성하는 제2버스와 중앙처리장치 사이에 연결되는 제2버퍼와, 연동되는 데이터를 저장하는 공유패킷메모리와, 프레임 릴레이 측과 연동되어 수신되는 프레임 데이터를 공유메모리에 저장한 후 중앙처리장치로 통보하고 중앙처리장치가 프레임 데이터 출력 명령시 공유메모리에 저장된 데이터를 억세스하여 프레임 릴레이의 프레임 포맷으로 변환하여 출력하는 HDLC 프레임처리부와, ATM 교환기 측과 연동되어 수신되는 ATM 셀을 재합성하여 공유메모리에 저장한 후 중앙처리장치로 통보하고 중앙처리장치가 출력 명령시 공유메모리에 저장된 프레임 데이터를 분절하여 ATM 셀 데이터로 변환하여 출력하는 AAL5처리부와, HDLC 프레임처리부가 공유메모리 억세스시 AAL5처리부와 제1버스를 분리시키며 AAL5처리부가 공유메모리 억세스시 HDLC 프레임처리부와 제1버스를 분리시키는 버스제어부로 구성된다.The linkage device of the frame relay and the ATM switch includes a central processing unit controlling the operation of the interlocking device, a first buffer connected between the first bus forming the data path and the central processing unit, and a second forming control path. The second buffer connected between the bus and the central processing unit, the shared packet memory storing interlocking data, and the frame data received in cooperation with the frame relay side are stored in the shared memory and notified to the central processing unit. HDLC frame processing unit which accesses data stored in shared memory and converts it into frame format of frame relay when frame data output command, and resynthesizes received ATM cell linked with ATM switch and stores it in shared memory. Notify the CPU and segment the frame data stored in shared memory when the CPU outputs the command. The AAL5 processing unit converts and outputs ATM cell data, and the HDLC frame processing unit separates the AAL5 processing unit and the first bus when the shared memory is accessed, and the AAL5 processing unit separates the HDLC frame processing unit and the first bus when the shared memory is accessed. do.
Description
ATM교환기 시스템에 관한 것으로, 특히 ATM교환기에서 프레임 릴레이 서비스 장치와 접속하여 ATM단말기 및 다른 프레임 릴레이장치들 간에 통신 연결을 가능하게 할 수 있는 연동장치 및 방법에 관한 것이다.The present invention relates to an ATM switch system, and more particularly, to an interlocking device and a method for enabling communication connection between an ATM terminal and other frame relay devices by connecting to a frame relay service device.
ATM교환기(Asynchronous Transfer Mode switch)는 프레임 릴레이(frame relay) 가입자를 수용하여 ATM 교환망을 통한 프레임 릴레이의 프레임 데이터 전송을 가능하게 하는 프레임 릴레이와 연동할 수 있어야 한다. 도 1은 종래의 프레임 릴레이와 ATM교환기의 연동장치 구성을 도시하고 있다. 상기 도 1과 같은 구성을 갖는 연동장치는 T1/E1라인 인터페이스부(T1/E1 line interface)105, T1/E1프레임 처리부(T1/E1 frame processor)106, HDLC 프레임처리부107, AAL5 제어메모리(AAL5 control memory)109, 버스제어부(bus controller)101, 중앙처리장치(CPU)104, IPC통신부(Inter Processor Communication)111 및 로컬메모리(CPU local memory)210 등으로 구성된다.An ATM switch (Asynchronous Transfer Mode switch) must be able to interoperate with a frame relay that accepts frame relay subscribers and enables frame data transmission of the frame relay through the ATM switching network. 1 illustrates a structure of an interlock apparatus of a conventional frame relay and an ATM switch. The interlocking device having the configuration as shown in FIG. 1 includes a T1 / E1 line interface 105, a T1 / E1 frame processor 106, an HDLC frame processor 107, and an AAL5 control memory AAL5. control memory 109, bus controller 101, central processing unit (CPU) 104, IPC communication unit (Inter Processor Communication) 111, and local memory (CPU local memory) 210 and the like.
상기 도 1을 참조하면, T1/E1 프레임처리부106, HDLC 프레임처리부107, HDLC 송수신 패킷메모리103, AAL5 계층처리부108, AAL5 송수신 패킷메모리102, AAL5 제어메모리109, IPC통신부111 및 로컬메모리110 등의 연동장치 구성하는 모든 요소들이 단일 단일 CPU 로컬버스 상에 연결되어 있다. 버스제어부101는 HDLC 송수신 패킷메모리103을 HDLC 프레임처리부107이 억세스할 것인지 중앙처리장치104가 억세스할 것인지를 결정하여 각각의 버퍼112, 113을 활성화시키는 제어신호를 생성하며, AAL5 송수신 패킷메모리102와 AAL5 제어메모리109에 대하여 AAL5처리부108이 억세스할 것인지 중앙처리장치104가 억세스할 것인지는 결정하여 각각의 버퍼114,115를 활성화 또는 비활성화하는 제어신호도 생성한다. 상기 AAL5처리부1-8은 버퍼 없이 버스제어부101로부터 버스 점유권을 할당받아 송수신 패킷메모리102와 제어메모리109에 억세스한다.Referring to FIG. 1, the T1 / E1 frame processor 106, HDLC frame processor 107, HDLC transmit / receive packet memory 103, AAL5 layer processor 108, AAL5 transmit / receive packet memory 102, AAL5 control memory 109, IPC communication unit 111 and local memory 110, etc. All the elements that make up an interlock are connected on a single single CPU local bus. The bus controller 101 determines whether the HDLC transmit / receive packet memory 103 is to be accessed by the HDLC frame processor 107 or the central processing unit 104, and generates control signals for activating the respective buffers 112 and 113. For the AAL5 control memory 109, it is determined whether the AAL5 processing unit 108 or the central processing unit 104 will access, and also generates a control signal for activating or deactivating the respective buffers 114 and 115. The AAL5 processing unit 1-8 receives the bus occupancy right from the bus control unit 101 without a buffer and accesses the transmission / reception packet memory 102 and the control memory 109.
T1/E1 라인인터페이스부105와 T1/E1 프레임처리부106은 프레임 릴레이 측으로부터 전송되어 오는 T1/E1신호를 수신하여 데이터 및 클럭을 복구해내고, T1/E1 프레임으로부터 데이터를 추출해서 HDLC 프레임처리부107에 전달하거나 HDLC 프레임처리부107로부터 수신된 데이터로부터 T1/E1 전송프레임을 만들고 라인 부호화하여 프레임 릴레이 측으로 전송하는 기능을 수행한다.The T1 / E1 line interface unit 105 and the T1 / E1 frame processing unit 106 receive the T1 / E1 signal transmitted from the frame relay side to recover data and clock, extract data from the T1 / E1 frame, and then extract the data from the HDLC frame processing unit 107. A T1 / E1 transmission frame is generated from the data received from the HDLC frame processing unit 107 or line coded and transmitted to the frame relay.
HDLC 프레임처리부107은 T1/E1 프레임처리부106으로부터 수신된 T1/E1 PCM데이타로부터 프레임 릴레이의 프레임 데이터를 추출하여 HDLC 송수신 패킷메모리103에 저장한다. 하나의 프레임 수신이 완료되면, 상기 HDLC 프레임처리부107은 중앙처리장치104에 이를 통보한다. 그러면 상기 중앙처리장치104는 수신 완료된 프레임 데이터에 대해서 ATM 프로토콜로의 변환을 위한 데이터의 수정을 한 후, AAL5처리부108에 ATM 셀로 분절(segnaentation)을 지시한다. 또한 프레임 릴레이 측으로 전송할 프레임 데이터가 AAL5처리부108에서 재합성(reassembly)이 완료되어 중앙처리장치104에 의해 AAL5 송수신 패킷메모리102로부터 HDLC 송수신 패킷메모리203에 복사되면, 상기 HDLC프레임처리부107은 이를 프레임 릴레이의 프레임 형식에 맞춰 T1/E1 프레임처리부106에 출력한다.The HDLC frame processor 107 extracts frame data of the frame relay from the T1 / E1 PCM data received from the T1 / E1 frame processor 106 and stores the frame data of the frame relay in the HDLC transmit / receive packet memory 103. When the reception of one frame is completed, the HDLC frame processing unit 107 notifies the central processing unit 104 of this. Then, the central processing unit 104 corrects the data for conversion to the ATM protocol on the received frame data, and then instructs the AAL5 processing unit 108 to segment the ATM cell. In addition, when frame data to be transmitted to the frame relay side is reassembly completed in the AAL5 processing unit 108 and copied by the central processing unit 104 from the AAL5 transmit / receive packet memory 102 to the HDLC transmit / receive packet memory 203, the HDLC frame processing unit 107 reconstructs it. To the T1 / E1 frame processing unit 106 according to the frame format.
AAL5처리부108은 상기 HDLC 프레임처리부207에서 수신 완료된 프레임 릴레이 데이터가 중앙처리장치104에 의해서 HDLC 송수신 패킷메모리103에서 AAL5 송수신 패킷메모리102로 복사가 완료되면, 이 프레임 데이터를 ATM셀로 분절하여 셀버스를 통해 ATM 교환기 측이 가입자 집선부로 전달한다. 또한 상기 AAL5처리부108은 ATM교환기 측의 가입자집선부로부터 ATM 셀을 수신하여 프레임 데이터를 재합성하여 AAL5 송수신 패킷메모리102에 이를 저장한다. 상기 프레임 데이터의 재합성이 완료되면, 상기 AAL5처리부108은 이를 상기 중앙처리장치104에 통보한다. 그러면 상기 프레임 데이터의 재합성 완료를 통보받은 중앙처리장치104는 상기 AAL5 송수신 패킷메모리102의 재합성된 프레임 데이터에 프레임 릴레이 프로토콜로의 변환을 위한 데이터 수정을 한 후, 이를 다시 HDLC 송수신 패킷메모리103에 복사한다.The AAL5 processor 108 divides the frame data into an ATM cell when the frame relay data received by the HDLC frame processor 207 is copied from the HDLC transmit / receive packet memory 103 to the AAL5 transmit / receive packet memory 102 by the central processing unit 104. The ATM exchange side forwards it to the subscriber concentrator. In addition, the AAL5 processing unit 108 receives the ATM cell from the subscriber aggregation unit on the ATM switch side, resynthesizes the frame data, and stores it in the AAL5 transmission / reception packet memory 102. When the resynthesis of the frame data is completed, the AAL5 processor 108 notifies the CPU 104 of this. Then, the central processing unit 104 notified of the completion of the resynthesis of the frame data corrects the data for conversion to the frame relay protocol in the resynthesized frame data of the AAL5 transmit / receive packet memory 102, and then reconfirms the HDLC transmit / receive packet memory 103 Copy to
AAL5 제어메모리109는 상기 AAL5처리부108의 동작 수행에 필요한 각종 제어정보를 저장하는 메모리이다. 버스제어부101은 버스의 현재상태와 상기 버스의 요구 상태로부터 버스의 점유권을 할당하고, 버퍼112,113,114,115를 활성화하는 제어신호를 생성한다. 로컬메모리110은 상기 중앙처리장치104의 기능 수행에 필요한 프로그램이나 데이터를 저장하는 메모리이다. IPC통신부11은 ATM 교환기의 상위 프로세서와의 통신을 위한 포트로서 연결의 설정/해제, 연결의 관리 정보, 연결의 상태정보, 시스템의 상태정보 등을 송수신하는 포트 기능을 수행한다.The AAL5 control memory 109 is a memory that stores various control information required to perform an operation of the AAL5 processing unit 108. The bus controller 101 allocates the bus occupancy right from the current state of the bus and the request state of the bus, and generates a control signal for activating the buffers 112, 113, 114, and 115. The local memory 110 is a memory that stores a program or data necessary to perform a function of the central processing unit 104. The IPC communication unit 11 is a port for communication with the upper processor of the ATM switch and performs a port function for transmitting and receiving a connection establishment / release, connection management information, connection status information, system status information, and the like.
상기와 같은 구성요소를 구비하는 종래의 ATM교환기와 프레임 릴레이 간의 연동장치 동작을 살펴보면, T1/E1 프레임처리부105, HDLC 프레임처리부107, AAL5처리부108, IPC통신부111, 로컬메모리110, HDLC 송수신 패킷메모리103, AAL5 송수신 패킷메모리102, AAL5 제어메모리109 등의 구성요소 들이 중앙처리장치104의 로컬버스 하나에 모두 연결되어 있다. 특히 많은 수의 프레임 릴레이 가입자를 수용하기 위하여 T1/E1 라인인터페이스부105와 T1/E1 프레임처리부106 및 HDLC 프레임처리부107은 다수개개 병렬로 독립적으로 프레임 데이터를 송수신하게 되는데, 각 포트로부터 송수신되는 프레임 데이터를 HDLC 프레임처리부107이 HDLC 송수신 패킷메모리107로 억세스할 때 중앙처리장치104의 로컬버스를 단독으로 점유해야한다. 상기 AAL5처리부108에서 프레임 데이터를 분절하기 위해서나 수신된 셀 데이터를 재합성하여 프레임 데이터를 생성할 때도 중앙처리장치104의 로컬버스를 단독으로 점유해야한다.Referring to the operation of the interlocking device between the conventional ATM switch and the frame relay having the above components, the T1 / E1 frame processing unit 105, HDLC frame processing unit 107, AAL5 processing unit 108, IPC communication unit 111, local memory 110, HDLC transmission and reception packet memory Components such as 103, AAL5 transmit / receive packet memory 102, and AAL5 control memory 109 are all connected to one local bus of the central processing unit 104. In particular, in order to accommodate a large number of frame relay subscribers, the T1 / E1 line interface unit 105, the T1 / E1 frame processing unit 106, and the HDLC frame processing unit 107 independently transmit and receive frame data in parallel, and each frame is transmitted and received from each port. When the HDLC frame processor 107 accesses data to the HDLC transmit / receive packet memory 107, the local bus of the central processing unit 104 must be exclusively occupied. The AAL5 processor 108 must occupy the local bus of the central processing unit 104 alone in order to segment the frame data or to generate the frame data by resynthesizing the received cell data.
상기 중앙처리장치104는 프레임 릴레이 측으로부터의 프레임 데이터와 ATM교환기 측으로의 셀 데이터 간에 프레임 릴레이와 ATM교환기간의 프로토콜 변환을 수행하며, 송수신되는 패킷 데이터의 처리 및 각 소자의 상태관리, 연결의 설정/해제, 연결의 상태 관리 등을 수행한다. 이때 상기 중앙처리장치104가 위와 같은 기능을 수행할 시 HDLC 프레임 처리부107에서의 프레임 데이터의 송수신과 AAL5처리부108의 셀 데이터 송수신시에 버스의 점유권을 얻기 위해 빈번한 경합을 벌여야 하므로써 중앙처리장치104의 성능을 충분하게 발휘할 수 없게 된다.The central processing unit 104 performs protocol conversion between the frame relay and the ATM exchange period between the frame data from the frame relay side and the cell data to the ATM switch side, and processes packet data transmitted and received, manages the state of each element, and establishes a connection. Perform / release, manage connection state, etc. In this case, when the central processing unit 104 performs the above function, the frame processing unit 107 must frequently compete to obtain the occupancy of the bus during the transmission and reception of the frame data in the HDLC frame processing unit 107 and the cell data transmission and reception of the AAL5 processing unit 108. You will not be able to achieve enough performance.
상기 ATM교환기와 프레임 릴레이의 연동장치의 운용, 관리, 제덩등과 관련된 중앙처리장치104의 기능 수행들과 송수신되어 전달되어야 하는 사용자의 프레임 데이터나 셀 데이터의 전달 경로가 모두 상기 중앙처리장치104의 로컬 버스에 집중되는 구조를 가지므로, 상기 HDLC 프레임 처리부107이나 AAL5처리부108에서 일정 시간동안 버스의 점유권을 얻지 못하게 되면 전송되어야 할 사용자 데이터에 심각한 지연이 발생된다.The transfer paths of the frame data and the cell data of the user to be transmitted / received and transmitted to and from the functional processing of the central processing unit 104 related to the operation, management, and filtration of the interlocking device of the ATM exchanger and the frame relay are the same. Since the structure is concentrated on the local bus, if the HDLC frame processing unit 107 or the AAL5 processing unit 108 does not acquire the right to occupy the bus for a predetermined time, a serious delay occurs in user data to be transmitted.
상기와 같은 종래의 연동장치는 상기 도 1에 도시된 바와 같이 프레임 릴레이 측으로부터 전송되어 온 프레임 데이터를 HDLC 프레임처리부107에서 HDLC 송수신 패킷메모리103에 일단 저장을 하고, 한 프레임의 수신이 완료되면 이를 상기 중앙처리장치104에 통보한다. 상기 HDLC 프레임처리부107로부터 프레임 데이터 수신완료를 통보받으면, 상기 중앙처리장치104는 수신 완료된 프레임 데이터를 AAL5 송수신 패킷메모리202에 복사하고, 복사가 완료되면 상기 AAL5처리부108에 프레임 데이터의 완료를 통보한다. 또한 한 프레임의 데이터가 상기 AAL5처리부108로부터 재합성이 완료되면 AAL5처리부108은 이를 상기 중앙처리장치104에 통보하며, 상기 중앙처리장치104는 재합성된 프레임 데이터를 AAL5 송수신 패킷메모리102에서 HDLC 송수신 패킷메모리103에서 HDLC 송수신 패킷메모리103에 복하고, 복사 완료시 이를 HDLC 프레임처리부107에 통보한다.As described above, the conventional interlocking apparatus stores the frame data transmitted from the frame relay side in the HDLC frame processing unit 107 in the HDLC transmission / reception packet memory 103 as shown in FIG. The central processing unit 104 is notified. When the frame data reception completion notification is received from the HDLC frame processing unit 107, the CPU 104 copies the received frame data to the AAL5 transmission / reception packet memory 202 and notifies the completion of the frame data to the AAL5 processing unit 108 when copying is completed. . In addition, when resynthesis of data of one frame is completed from the AAL5 processing unit 108, the AAL5 processing unit 108 notifies the central processing unit 104, and the central processing unit 104 sends HDLC transmission / reception of the resynthesized frame data to the AAL5 transmission / reception packet memory 102. It copies from the packet memory 103 to the HDLC transmit / receive packet memory 103, and notifies the HDLC frame processing unit 107 when copying is completed.
상기 도 1과 같은 종래의 연동장치는 단일버스를 구조를 가지므로, 버스점유를 위한 경합이 발생된다. 즉, 단일 버스 구조는 중앙처리장치104와 주변 구성 요소들 중에 하나의 요소만이 버스를 점유하여 기능을 수행할 수 있으며, 그동 다른 구성 요소들은 버스를 점유할 수 없어 기능을 수행할 수 없다. 따라서 종래의 연동장치는 빈번한 버스 점유권 획득을 위한 경합을 벌여야 하며, 이런 경합으로 인한 지연요소와 하나의 요소만이 버스를 점유할 수 있다는 것은 과중한 기능을 수행하여야 하는 중앙처리장치104의 성능 저하에 큰 영향을 주게되며, HDLC 프레임처리부107과 AAL5처리부108의 데이터 처리 능력 및 전송 지연에도 영향을 미치게 된다.Since the conventional interlock device as shown in FIG. 1 has a single bus structure, contention for bus occupancy occurs. That is, in the single bus structure, only one element of the central processing unit 104 and the peripheral components may occupy the bus, and the other components may not occupy the bus and thus may not function. Therefore, the conventional interlocking device must compete for frequent bus occupancy rights, and the delay and the only one element occupying the bus due to such contention are due to the performance degradation of the central processing unit 104 which must perform a heavy function. This will greatly affect the data processing capacity and transmission delay of the HDLC frame processing unit 107 and AAL5 processing unit 108.
두 번째로 상기 도 1과 같은 종래의 연동장치는 프레임 릴레이에서 ATM 교환기로의 프로토콜 변환이나 ATM 교환기에서 프레임 릴레이로의 프로토콜 변환이 이루어질 때 중앙처리장치104가 HDLC 송수신 패킷메모리103과 AAL5 송수신 패킷메모리102 사이에 데이터 복사를 하게 되는데, 이런 데이터의 복사는 중앙처리장치104에 매우 큰 로드가 되어 중앙처리장치204의 처리 능력을 저하시키게 되는 문제점이 있었다. 즉, 종래의 연동장치는 HDLC 송수신 패킷메모리103과 AAL5 송수신 패킷메모리102를 별도로 두어 프레임 릴레이와 TM 프로토콜 간의 프로토콜 변환이 일어날 시 중앙처리장치104가 이들 변환된 데이터를 복사하게 되며, 상기 중앙처리장치104의 과중한 로드로 인해 제어 능력 저하 및 주변 구성요소들의 버스 사용 제한으로 시스템에 처리 지연, 전송지연을 초래하는 문제점이 있었다.Secondly, in the conventional interworking device as shown in FIG. 1, the central processing unit 104 transmits the HDLC transmit / receive packet memory 103 and the AAL5 transmit / receive packet memory when the protocol conversion from the frame relay to the ATM switch or the protocol switch from the ATM switch to the frame relay is performed. There is a problem that the data is copied between the 102, such a copy of the data is a very heavy load on the central processing unit 104, thereby lowering the processing capacity of the central processing unit 204. In other words, the conventional interworking apparatus separates the HDLC transmit / receive packet memory 103 and the AAL5 transmit / receive packet memory 102 so that the central processing unit 104 copies these converted data when a protocol conversion occurs between the frame relay and the TM protocol. Due to the heavy load of the 104, there is a problem that causes a processing delay and transmission delay in the system due to the deterioration of the control and the limited bus usage of the peripheral components.
따라서 본 발명의 목적은 ATM 교환기에서 프레임 릴레이 서비스 장치와 접속하여 ATM단말기와 프레임 릴레이 장치 들간에 통신연결을 할 수 있는 연동장치 및 방법을 제공함에 있다.Accordingly, an object of the present invention is to provide an interlocking device and a method for communicating with an ATM terminal and a frame relay device by connecting to a frame relay service device in an ATM switch.
본 발명의 다른 목적은 ATM 교환기와 프레임 릴레이 연동장치에서 데이터 버스를 이중버스 구조로 하여 버스 점유를 위한 경합을 감축할 수 있는 장치 및 방법을 제공함에 있다.Another object of the present invention is to provide an apparatus and a method for reducing contention for bus occupancy by using a data bus as a dual bus structure in an ATM exchanger and a frame relay interworking device.
본 발명의 또 다른 목적은 ATM 교환기와 프레임 릴레이 연동장치에서프레임 릴레이 처리부의 송수신 패킷메모리와 ATM 적응계층처리부의 송수신 패킷메모리를 공유하여 데이터 복사시간을 감축할 수 있는 장치 및 방법을 제공함에 있다.It is still another object of the present invention to provide an apparatus and method for reducing data copy time by sharing a transmission / reception packet memory of a frame relay processing unit and a transmission / reception packet memory of an ATM adaptive layer processing unit in an ATM exchanger and a frame relay interworking device.
상기 목적을 달성하기 위한 본 발명의 실시예에 따른 프레임 릴레이와 ATM 교환기의 연동장치가, 상기 연동장치의 동작을 제어하는 중앙처리장치와, 데이터 경로를 형성하는 제1버스와 상기 중앙처리장치 사이에 연결되는 제1버퍼 및 제어정보 경로를 형성하는 제2버스와 상기 중앙처리장치 사이에 연결되는 제2버퍼와, 연동되는 데이터를 저장하는 공유패킷메모리와, 상기 프레임 릴레이 측과 연동되어 수신되는 프레임 데이터를 상기 공유메모리에 저장한 후 상기 중앙처리장치로 통보하고 상기 중앙처리장치가 프레임 데이터 출력 명령시 상기 공유메모리에 저장된 데이터를 억세스하여 프레임 릴레이의 프레임 포맷으로 변환하여 출력하는 HDLC 프레임처리부와, 상기 ATM 교환기 측과 연동되어 수신되는 ATM 셀을 재합성하여 상기 공유메모리에 저장한 후 상기 중앙처리장치로 통보하고 상기 중앙처리장치가 출력 명령시 상기 공유메모리에 저장된 프레임 데이터를 분절하여 ATM 셀 데이터로 변환하여 출력하는 AAL5처리부와, 상기 HDLC 프레임처리부가 상기 공유메모리 억세스시 상기 AAL5처리부와 상기 제1버스를 분리시키며 상기 AAL5처리부가 상기 공유메모리 억세스시 상기 HDLC 프레임처리부와 상기 제1버스를 분리시키는 버스제어부로 구성된 것을 특징으로 한다.An interworking apparatus of a frame relay and an ATM switch according to an embodiment of the present invention for achieving the above object includes a central processing unit for controlling the operation of the interlocking device, a first bus forming a data path, and the central processing unit. A second buffer connected between the first bus and a second bus that forms a control information path, and a second buffer connected between the central processing unit, a shared packet memory storing interlocked data, and received in association with the frame relay side. An HDLC frame processing unit for storing frame data in the shared memory and notifying the central processing unit and accessing the data stored in the shared memory when the central processing unit outputs the frame data to convert the frame data into a frame format of a frame relay; Resynthesizing the received ATM cell in association with the ATM switch and storing the received ATM cell in the shared memory And an AAL5 processing unit for notifying the central processing unit and converting the frame data stored in the shared memory into ATM cell data when the central processing unit issues an output command and converting the converted frame data into ATM cell data, and when the HDLC frame processing unit accesses the shared memory, AAL5. And a bus controller configured to separate a processor from the first bus and separate the HDLC frame processor from the first bus when the AAL5 processor accesses the shared memory.
도 1은 종래의 프레임 릴레이와 ATM교환기의 연동장치 구성을 도시하는 도면1 is a diagram showing a configuration of an interlock device of a conventional frame relay and an ATM switch.
도 2는 본 발명의 실시예에 따른 프레임 릴레이와 ATM교환기의 연동장치의 구성을 도시하는 도면2 is a diagram illustrating a configuration of an interlocking device between a frame relay and an ATM switch according to an embodiment of the present invention.
도 3은 본 발명의 실시예에 따른 연동장치와 ATM교환기의 연결 구조를 도시하는 도면3 is a diagram illustrating a connection structure between an interlocking device and an ATM switch according to an embodiment of the present invention.
본 발명의 실시예에 따른 ATM 교환기와 프레임 릴레이 간의 연동장치는 도 2와 같은 구성을 갖는다. 상기 도 1을 참조하면, 중앙처리장치203은 연동장치의 각 구성요소 및 소자의 초기화, 운용 및 상태관리, 프레임 릴레이와 ATM교환기의 프로토콜 변환, 연결의 설정 및 해제, 연결의 상태관리, 그리고 상위 ATM 교환기와의 통신 등의 기능을 제어한다.The interworking device between the ATM switch and the frame relay according to the embodiment of the present invention has the configuration as shown in FIG. Referring to FIG. 1, the central processing unit 203 initializes, operates, and manages each component and element of an interlocking device, protocol conversion between a frame relay and an ATM exchange, establishes and releases a connection, manages a state of a connection, and a higher level. Controls functions such as communication with ATM switches.
상기 중앙처리장치203의 버스는 버퍼211 및 212에 의해 2중 버스 구조로 구성된다. 상기 버퍼212 측의 버스220에는 송수신되어 전달되어야 하는 데이터의 전달 경로와 무관한 기능의 블록들이 연결되어 있으며, 버퍼211 측의 버스219에는 저달되어야 하는 사용자 데이터의 경로와 관련된 소자들이 연결되어 있다. 즉, 연동장치의 운용과 관련된 정보의 처리 경로는 버퍼212 측의 버스 220 상에서 이루어지고, 사용자 프레임 데이터 또느 셀 데이터의 전달 경로는 버퍼211 측의 버스219 상에서만 이루어지게 구성되어 있다.The bus of the central processing unit 203 has a double bus structure by buffers 211 and 212. The bus 220 on the buffer 212 side is connected to a block having a function unrelated to the data transmission path to be transmitted and received, and the elements related to the path of the user data to be stored are connected to the bus 219 on the buffer 211 side. That is, the processing path of the information related to the operation of the interlocking device is configured on the bus 220 on the buffer 212 side, and the transmission path of the user frame data or cell data is configured only on the bus 219 on the buffer 211 side.
상기 송수신되어지는 프레임 데이터와 셀 데이터를 동일한 패킷메모리에 저장할 수 있는 송수신 공유패킷메모리202가 사용자 데이터 전달 경로 버스 상에 있으며, 버퍼213에 의해서 HDCL 프레임처리부206은 수신된 프레임 데이터를 이곳에 저장하거나 재합성된 셀 데이터를 읽어서 프레임 릴레이의 프레임을 생성한다. 버퍼214에 의해서 상기 중앙처리장치203은 상기 공유패킷메모리202에 저장된 프레임 데이터 또는 재합성된 셀 데이터에 프로토콜 변환을 위한 억세스를 한다.The shared packet memory 202 for transmitting and receiving the frame data and the cell data to be stored in the same packet memory is on the user data transmission path bus, and the HDCL frame processing unit 206 stores the received frame data therein by the buffer 213. The frame relay frame is generated by reading the resynthesized cell data. The CPU 203 accesses the frame data stored in the shared packet memory 202 or the resynthesized cell data by the buffer 214 for protocol conversion.
AAL5처리부207은 버퍼없이 버스제어부201로부터 버스 점유권을 받으며, 공유패킷메모리202에 억세스하여 수신된 프레임 데이터를 ATM셀로 분절하거나 가입자 집선부로부터 ATM 셀을 수신하여 공유패킷메모리202에 프레임 데이터를 재합성하여 저장하게 된다. 상기 AAL5처리부207은 프레임 릴레이 측으로부터 수신된 프레임 데이터를 분절하여 ATM 셀을 생성하거나 ATM스위치 측의 가입자 집선부로부터 ATM 셀을 수신하여 프레임 데이터를 재합성하는 기능을 한다.The AAL5 processing unit 207 receives the bus occupancy right from the bus control unit 201 without a buffer, accesses the shared packet memory 202, segments the received frame data into ATM cells, or receives the ATM cell from the subscriber concentrator, and resynthesizes the frame data into the shared packet memory 202. Will be stored. The AAL5 processing unit 207 functions to segment the frame data received from the frame relay side to generate an ATM cell or to receive the ATM cell from the subscriber concentrator on the ATM switch side to resynthesize the frame data.
버스제어부201은 각 버스들의 점유권을 제어하며, 각 버퍼들211-215의 활성화 또는 비활성화신호를 발생한다.The bus controller 201 controls the occupancy of each bus and generates an activation or deactivation signal of each of the buffers 211-215.
T1/E1 라인인터페이스부204 및 T1/E1 프레임처리부205는 프레임 릴레이 측의 프레임 데이터를 송수신 및 처리한다. HDLC 프레임처리부106은 상기 T1/E1 라인인터페이스부204 및 T1/E1 프레임처리부205와 연결되어 T1/E1 PCM 데이터를 수신하여 프레임 릴레이 프로토콜을 처리하여 프레임 릴레이의 프레임 데이터를 추출하거나 프레임 릴레이의 프레임을 형성하여 T1/E1 프레임처리부205에 전달하는 기능을 한다.The T1 / E1 line interface unit 204 and the T1 / E1 frame processing unit 205 transmit and receive and process frame data on the frame relay side. The HDLC frame processing unit 106 is connected to the T1 / E1 line interface unit 204 and the T1 / E1 frame processing unit 205 to receive T1 / E1 PCM data to process a frame relay protocol to extract frame data of a frame relay or to extract a frame of a frame relay. It is formed and transmitted to the T1 / E1 frame processing unit 205.
로컬메모리209는 상기 중앙처리장치203의 기능 수행에 필요한 프로그램 또는 데이터를 저장하는 메모리이다. IPC통신부210은 본 발명의 실시예에 따른 연동장치와 ATM교환기의 상위 프로세서 간의 연결이나 상태 정보를 송수신하는 기능을 수행한다.The local memory 209 is a memory that stores a program or data necessary for performing a function of the CPU 203. The IPC communication unit 210 performs a function of transmitting and receiving connection or status information between the companion device and the upper processor of the ATM switch according to an embodiment of the present invention.
도 3은 ATM 교환기와 본 발명의 실시예에 따른 연동장치 간의 연결 상태를 도시하고 있다. 본 발명의 실시예에 따른 프레임 릴레이와 ATM 교환기의 연동장치는 FRSA(Frame Relay Subscriber board Assembly) 16장의 가입자 모듈과, FMDA(Frame Relay Mux/Demux board Assembly) 1장의 가입자 집선모듈과, FCDA(Frame Relay Clock Distribution board Assembly) 1장으로 구성된다. 상기 도 3에서 ALS는 ATM 교환기가 된다. 본 발명의 실시예에 따라 도 2와 같은 구성을 갖는 프레임 릴레이와 ATM 연동장치는 도 3의 FRSA가 된다.3 illustrates a connection state between an ATM switch and an interworking device according to an embodiment of the present invention. The interworking device between the frame relay and the ATM switch according to the embodiment of the present invention includes a subscriber module of FRSA (Frame Relay Subscriber board Assembly), a subscriber aggregation module of one Frame Relay Mux / Demux board Assembly (FMDA), and an FCDA (Frame). Relay Clock Distribution board Assembly) In FIG. 3, the ALS becomes an ATM switch. According to an embodiment of the present invention, the frame relay and the ATM interworking device having the configuration as shown in FIG. 2 become the FRSA of FIG.
상기 도 2와 같은 구성을 갖는 본 발명의 실시예에 따른 연동장치는 중앙처리장치203의 사용자 데이터 처리 경로와 제어 및 관리정보 처리 경로를 구분하여 2중 버스 구조를 갖는다. 이로인해 상기 중앙처리장치203 및 HDLC 프레임처리부206, AAL5처리부207의 데이터 처리 및 전송 성능을 개선한다. 상기 2중 버스구조에서 버퍼211에 의해 구분된 사용자 데이터버스219는 송수신되는 프레임 릴레이의 프레임 데이터와 ATM 셀 데이터의 저장 및 송출에 할당된 버스이다. 그리고 버퍼212에 의해 구분되는 버스220은 상기 중앙처리장치203이 연동장치를 구성하는 각 요소들의 초기화, 제어, 상태관리 등을 위해 억세스하는 버스이다.The companion device according to the embodiment of the present invention having the configuration as shown in FIG. 2 has a double bus structure by dividing the user data processing path and the control and management information processing path of the central processing unit 203. This improves the data processing and transmission performance of the CPU 203, the HDLC frame processor 206, and the AAL5 processor 207. In the dual bus structure, the user data bus 219 divided by the buffer 211 is a bus allocated for storing and transmitting frame data and ATM cell data of a frame relay to be transmitted and received. The bus 220 divided by the buffer 212 is a bus that the CPU 203 accesses for initialization, control, and status management of the elements constituting the interlocking device.
위와 같은 2중 버스 구조에서 상기 중앙처리장치203은 HDLC 프레임처리부206 또는 AAL5처리부207이 사용자 데이터경로 버스219를 점유해서 송수신 공유패킷메모리202를 억세스할 할 동안 버퍼211을 비활성화하고 버퍼212을 활성화하여 사용자 데이터의 프로토콜 변환과 관련되지 않은 다른 기능을 수행할 수 있으며, 이로인해 상기 중앙처리장치203의 성능을 향상시킬 수 있다. 또한 HDLC 프레임처리부206이나 AAL5처리부207도 상기 중앙처리장치203이 버스220을 억세스하는 동안 사용자 데이터 경로 버스219를 점유할 수 있으므로, 전송할 사용자 데이터의 처리능력을 향상시킬 수 있고, 전송지연도 줄일 수 있다.In the dual bus structure as described above, the CPU 203 deactivates the buffer 211 and activates the buffer 212 while the HDLC frame processor 206 or the AAL5 processor 207 occupies the user data path bus 219 to access the shared packet memory 202. Other functions not related to protocol conversion of user data may be performed, thereby improving performance of the CPU 203. In addition, the HDLC frame processor 206 or the AAL5 processor 207 can occupy the user data path bus 219 while the CPU 203 accesses the bus 220, thereby improving the processing capacity of the user data to be transmitted and reducing the transmission delay. have.
또한 상기 도 2와 같은 구성을 갖는 연동장치는 HDLC 송수신 패킷을 저장하는 메모리와 AAL5 송수신 패킷을 저장하는 메모리를 공유패킷메모리202로 통합하였다. 상기와 같이 공유패킷메모리202를 사용하는 경우, 프로토콜 변환이 있을 시 상기 중앙처리장치203이 버스를 점유하여 데이터를 복사하지 않고 상기 공유패킷메모리202 상에 데이터의 복사없이 프로토콜 변환을 위한 데이터를 수정한 후, HDLC 프레임처리부206이나 AAL5처리부208에 프로토콜 변환완료를 통보한다.In addition, the companion device having the configuration as shown in FIG. 2 integrates the memory storing the HDLC transmission / reception packet and the memory storing the AAL5 transmission / reception packet into the shared packet memory 202. When the shared packet memory 202 is used as described above, when there is a protocol conversion, the CPU 203 occupies a bus and modifies data for protocol conversion without copying data on the shared packet memory 202. Then, the HDLC frame processing unit 206 or AAL5 processing unit 208 is notified of the completion of the protocol conversion.
상기 도 2와 같은 구성을 갖는 ATM교환기와 프레임 릴레이의 연동장치 동작을 살펴보면, 상기 중앙처리장치203의 버서는 버퍼211 및 212에 의해 2중 버스로 나뉘어져 있다. 상기 연동장치의 운용과 관련된 정보의 처리 경로는 버퍼212 측의 버스220 상에서 이루어지고, 사용자 프레임 데이터 또는 셀 데이터의 전달 경로는 버퍼211 측의 버스 상에서만 이루어진다. 그리고 위와같은 동작은 버스제어부201에서 버퍼211 및 버퍼212를 제어하므로서 이루어진다.Referring to the operation of the interlocking device of the ATM switch and the frame relay having the configuration as shown in FIG. 2, the bus of the CPU 203 is divided into a double bus by buffers 211 and 212. The processing path of the information related to the operation of the companion device is made on the bus 220 of the buffer 212 side, and the transmission path of user frame data or cell data is made only on the bus of the buffer 211 side. The above operation is performed by controlling the buffer 211 and the buffer 212 in the bus controller 201.
상기 프레임 릴레이 측에서 전송되어 ATM교환기에 인가되는 프레임 데이터의 처리 과정을 살펴본다. 상기 T1/E1 라인인터페이스부204와 T1/E1 프레임처리부206을 통해 수신되는 프레임 릴레이의 프레임 데이터는 HDLC 프레임처리부206에 의해 처리되어 송수신 공유패킷메모리202에 저장된다. 이때.후 상기 버퍼213이 활성화되고 버퍼214는 비활성화되며, AAL5처리부207이 공유패킷메모리202를 억세스하는 기능은 비활성화된다. 상기 프레임 릴레이의 한 프레임 데이터가 수신 완료되면, HDLC 프레임처리부206은 이를 중앙처리장치203에 통보한다. 그러면 상기 통보를 받는 중앙처리장치203은 공유패킷메모리202에 억세스하여 수신된 프레임 릴레이의 프레임 데이터를 ATM 프로토콜에 적합한 데이터 형태로 수정한다. 이때 버퍼214는 활성화되고 버퍼213은 비활성화되며, AAL5처리부207의 공유패킷메모리202로의 억세스가 비활성화된다.The process of processing frame data transmitted from the frame relay side to the ATM switch will be described. The frame data of the frame relay received through the T1 / E1 line interface unit 204 and the T1 / E1 frame processor 206 is processed by the HDLC frame processor 206 and stored in the transmission / reception shared packet memory 202. At this time, the buffer 213 is activated, the buffer 214 is deactivated, and the function of the AAL5 processing unit 207 to access the shared packet memory 202 is deactivated. When one frame data of the frame relay is received, the HDLC frame processing unit 206 notifies the CPU 203 of this. Then, the CPU 203 receiving the notification accesses the shared packet memory 202 and modifies the received frame relay frame data into a data format suitable for the ATM protocol. At this time, the buffer 214 is activated, the buffer 213 is deactivated, and access to the shared packet memory 202 of the AAL5 processing unit 207 is deactivated.
상기와 같이 ATM 프로토콜 변환 수정 후, 상기 중앙처리장치203은 AAL5처리부207에 이를 통보하여 ATM 셀로의 분절을 명령한다. ATM 셀로 분절된 프레임 데이터가 준비되어 있음을 통보받은 AAL5처리부207은 공유패킷메모리207에 억세스하여 분절을 시작한다. 이때 버퍼213 및 214는 비활성화된다. 상기 분절된 프레임 데이터는 ATM 셀 형태로 셀버스221을 통해 ATM 교환기 측의 가입자집선부로 전달된다.After modifying the ATM protocol conversion as described above, the CPU 203 notifies this to the AAL5 processing unit 207 and instructs the segmentation into the ATM cell. The AAL5 processing unit 207 notified that the frame data segmented into the ATM cell is ready, accesses the shared packet memory 207 and starts segmentation. At this time, the buffers 213 and 214 are deactivated. The segmented frame data is transmitted to the subscriber aggregation unit of the ATM exchanger through the cell bus 221 in the form of an ATM cell.
두 번째로 상기 ATM 교환기 측에서 입력되어 프레임 릴레이 측으로 전송되는 ATM 셀 데이터의 처리 과정을 살펴본다. 상기 ATM 교환기 측의 가입자 집선부에서 셀버스221를 통해 입력되는 ATM 셀들은 AAL5처리부107에 의해 공유패킷메모리202에 각 연결별로 재합성된다. 이때 상기 버퍼213 및 214는 비활성화된다. 상기 재합성이 완료되면, 상기 AAL5처리부207은 이를 중앙처리장치203에 통보한다. 그러면 상기 중앙처리장치203은 상기 공유패킷메모리202에 억세스하여 재합성된 셀 데이터를 프레임 릴레이의 프로토콜에 적합 프레임의 형태로 변환한다. 이때 상기 버퍼214는 활성화되고 버퍼113은 비활성화되며, AAL5처리부207의 공유패킷메모리202로의 억세스가 비활성화된다.Secondly, the process of processing ATM cell data input from the ATM switch side and transmitted to the frame relay side will be described. The ATM cells inputted through the cell bus 221 at the subscriber concentrator on the ATM exchange side are recombined for each connection to the shared packet memory 202 by the AAL5 processor 107. At this time, the buffers 213 and 214 are inactivated. When the resynthesis is completed, the AAL5 processing unit 207 notifies this to the central processing unit 203. The CPU 203 accesses the shared packet memory 202 and converts the resynthesized cell data into a frame conforming to the protocol of the frame relay. At this time, the buffer 214 is activated, the buffer 113 is deactivated, and access to the shared packet memory 202 of the AAL5 processor 207 is deactivated.
상기 ATM교환기에서 프레임 릴레이로의 프로토콜 변환이 종료되면, 상기 중앙처리장치203은 이를 HDLC 프레임처리부206에 통보하여 전송을 명령한다. 그러면 상기 HDLC 프레임처리부206은 상기 공유패킷메모리202를 억세스하여 프레임 릴레이의 프레임 포맷을 형성한 후, T1/E1 프레임처리부205와 T1/E1 라인인터페이스부204를 통해 프레임 릴레이 측으로 전송한다.When the protocol conversion from the ATM switch to the frame relay is completed, the CPU 203 notifies the HDLC frame processor 206 of this to command transmission. Then, the HDLC frame processor 206 accesses the shared packet memory 202 to form a frame format of a frame relay, and transmits the frame format to the frame relay through the T1 / E1 frame processor 205 and the T1 / E1 line interface unit 204.
상기 버스제어부201은 상기 중앙처리장치203, HDLC 프레임처리부205 및 AAL5처리부207의 버스 사용요구에 대해 버스 점유권 할당을 제어하며, 버퍼211-215를 제어하여 버스 오류를 방지한다.The bus controller 201 controls bus occupancy rights allocation for the bus usage request of the CPU 203, the HDLC frame processor 205, and the AAL5 processor 207, and controls the buffers 211 to 215 to prevent bus errors.
상술한 바와 같이 본 발명의 실시예에 따른 연동장치는 중앙처리장치203의 버스를 사용자 데이터의 송수신을 위한 버스219와 연동장치의 운용, 제어 및 상태 관리를 위한 버스220으로 구분하여 운용하므로써, HDLC 프레임처리부206 또는 AAL5처리부207에서 공유패킷메모리202의 억세스 권을 점유하여 사용자 데이터의 저장 및 처리를 하는 동안, 버퍼212를 통하여 공유패킷메모리202 이외의 다른 구성요소들을 억세스하여 기능을 수행할 수 있기 때문에 중앙처리장치203의 성능을 향상시킬 수 있다.As described above, the interlocking apparatus according to the embodiment of the present invention is configured by operating the bus of the central processing unit 203 into a bus 219 for transmitting and receiving user data and a bus 220 for operating, controlling, and managing the interlocking apparatus. While the frame processing unit 206 or the AAL5 processing unit 207 occupies the access right of the shared packet memory 202 and stores and processes the user data, other components other than the shared packet memory 202 can be accessed through the buffer 212 to perform a function. Therefore, the performance of the central processing unit 203 can be improved.
본 발명의 실시예에 따른 연동장치는 상기 중앙처리장치203이 버퍼212를 통해 다른 구성요소를 억세스하는 동안 HDLC 프레임처리부206이나 AAL5처리부207이 공유패킷메모리202를 억세스하여 데이터 처리를 할 수 있으며, 이로인해 상기 처리부206 및 207의 사용자 데이터 처리를 위한 버스 점유을 높일 수 있어 데이터 처리 능력 향상 및 사용자 데이터 처리 지연 시간을 줄일 수 있다.According to an embodiment of the present invention, the companion device may process the data by accessing the shared packet memory 202 by the HDLC frame processor 206 or the AAL5 processor 207 while the CPU 203 accesses another component through the buffer 212. As a result, bus occupancy for processing user data of the processing units 206 and 207 can be increased, thereby improving data processing capability and reducing user data processing delay time.
본 발명의 실시예에 따른 연동장치는 상기 HDLC 프레임처리부206과 AAL5처리부207의 송수신 패킷을 저장하는 메모리를 하나의 메모리로 공유하므로써, 상기 HDCL 프레임처리부206 및 AAL5처리부207이 프로토콜 변환을 위해 데이터를 복사하는 것을 제거할 수 있다. 이로인해 상기 중앙처리장치203이 처리해야하는 로드를 줄이고 데이터 복사을 위한 중앙처리장치203의 버스 점유 시간을 없앨 수 있으며, 따라서 전체 시스템의 사용자 송수신 데이터 처리율을 높일 수 있는 동시에 연동장치 내에서의 지연 시간을 줄일 수 있다.The companion device according to the embodiment of the present invention shares the memory storing the transmission / reception packets of the HDLC frame processing unit 206 and the AAL5 processing unit 207 as one memory, so that the HDCL frame processing unit 206 and the AAL5 processing unit 207 share data for protocol conversion. You can remove the copy. This reduces the load that the central processing unit 203 has to handle and eliminates the bus occupancy time of the central processing unit 203 for data copying, thereby increasing the user transmit / receive data throughput of the entire system and reducing the delay time in the interlocking device. Can be reduced.
따라서 상기한 바와 같이 본 발명의 실시예에 따른 ATM 교환기와 프레임 릴레이 연동장치는 상기 중앙처리장치203의 처리 성능을 향상시키는 동시에 HDLC 프레임처리부206 및 AAL5처리부207의 데이터 처리 성능을 향상시킬 수 있으며, 이로인해 많은 수의 프레임 릴레이 가입자를 수용할 수 있는 이점이 있다.Accordingly, as described above, the ATM exchanger and the frame relay interworking device according to the embodiment of the present invention can improve the processing performance of the CPU 203 and the data processing performance of the HDLC frame processing unit 206 and AAL5 processing unit 207. This has the advantage of being able to accommodate a large number of frame relay subscribers.
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980013894A (en) * | 1996-08-05 | 1998-05-15 | 이준 | Network interworking between frame relay and asynchronous delivery method |
| KR19980074465A (en) * | 1997-03-25 | 1998-11-05 | 윤종용 | Frame relay subscriber unit and its cell and frame management method in frame relay interworking module of asynchronous transfer mode exchange interworking with frame relay |
| KR100221301B1 (en) * | 1996-12-31 | 1999-09-15 | 유기범 | An apparatus for interfacing frame relay network to atm network |
| KR100247001B1 (en) * | 1997-04-15 | 2000-03-15 | 윤종용 | Protocol changer between frame relay and atm switching center and method there of |
-
1997
- 1997-04-16 KR KR1019970014003A patent/KR19980077039A/en not_active Application Discontinuation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980013894A (en) * | 1996-08-05 | 1998-05-15 | 이준 | Network interworking between frame relay and asynchronous delivery method |
| KR100221301B1 (en) * | 1996-12-31 | 1999-09-15 | 유기범 | An apparatus for interfacing frame relay network to atm network |
| KR19980074465A (en) * | 1997-03-25 | 1998-11-05 | 윤종용 | Frame relay subscriber unit and its cell and frame management method in frame relay interworking module of asynchronous transfer mode exchange interworking with frame relay |
| KR100247001B1 (en) * | 1997-04-15 | 2000-03-15 | 윤종용 | Protocol changer between frame relay and atm switching center and method there of |
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| E902 | Notification of reason for refusal | ||
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