JPH08221289A - Control system for duplex system - Google Patents

Control system for duplex system

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JPH08221289A
JPH08221289A JP7027132A JP2713295A JPH08221289A JP H08221289 A JPH08221289 A JP H08221289A JP 7027132 A JP7027132 A JP 7027132A JP 2713295 A JP2713295 A JP 2713295A JP H08221289 A JPH08221289 A JP H08221289A
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JP
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system
bus
memory
control system
access
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Withdrawn
Application number
JP7027132A
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Japanese (ja)
Inventor
Toshio Awaji
Tsutomu Komatsubara
Tadashi Mizuguchi
Rei Sasaki
玲 佐々木
勉 小松原
忠 水口
俊夫 淡路
Original Assignee
Fujitsu Ltd
Nec Corp
Nippon Telegr & Teleph Corp <Ntt>
Oki Electric Ind Co Ltd
富士通株式会社
日本電信電話株式会社
日本電気株式会社
沖電気工業株式会社
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Publication date
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Abstract

PURPOSE: To realize an inexpensive control system for a duplex system by expanding address space, and allocating the address spaces of the memories of a system in use and another system and a common memory in the memory of each system as keeping symmetry.
CONSTITUTION: The large address space can be secured by adopting the microprocessor of 32 bits. The control space of the common memory 112 is used in order to control the operating state of a copy mode/separate mode, etc., as the operation of the common memory 112. As for the allocation of the address space, the memories of the system in use and another system are allocated individually in the address space as keeping the symmetry, and when it is seen from the microprocessor 120, the individual memory 111 of the system in use and the individual memory 111 of another system can be accessed as an individual area. Through the use of of such configuration, in the case where the contents of the individual memory 111 of the system in use are copied to the individual memory 111 of another system, they can be easily copied by simply executing a 'MOVE (transfer) instruction' between the memories.
COPYRIGHT: (C)1996,JPO

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は二重化されたシステムの制御システムに関する。 The present invention relates to a control system of the duplexed system. 情報処理装置、電子交換機等は高い信頼度を要求されており、二重化システムを採用している。 The information processing apparatus, electronic exchange such as is required high reliability, it employs a redundant system. 例えば、ノードシステムのような電子交換機においては、処理装置、記憶装置、入出力装置より構成される制御系(CP系とも称する)は、二重化構成を採用しており、現用系/予備系(ACT/SBY)のデュプレックス運転を行っている。 For example, in the electronic exchange, such as a node system, processor, storage device, (also called CP system) control system composed of input and output devices it employs a redundant configuration, the working / standby (ACT / SBY) is doing the duplex operation of. かかる二重化システムにおいて、効率的に他系のメモリをアクセスできるメモリ構成が要求されている。 In such duplex system, efficient memory configuration accessible memory of the other system is required.

【0002】図11はノードシステムの例を説明するブロック図を示す。 [0002] Figure 11 shows a block diagram illustrating an example of a node system. ノードシステム1000は図示省略の他ノードおよび集線装置(Line Concentrator 図中LC Node system 1000 other nodes not shown and concentrator (Line Concentrator in Figure LC
と示す)207と接続するSDH(Synchronous Digital SDH connecting the illustrated) 207 and (Synchronous Digital
Hierarchy) 装置201、時分割スイッチ(Time Switc Hierarchy) device 201, a time division switch (Time switc
h 図中TSWと示す)202、各種音源の送信/受信装置(Tone Sender/Receiver 図中TNS/Rと示す)2 h diagram in illustrating the TSW) 202, transmission / reception apparatus of the various sound sources (Tone showing the Sender / Receiver in view TNS / R) 2
03、プッシュホンのダイヤル信号を受信するPB受信器(PB Receiver 図中PBRと示す)204、集線装置207とノードシステム1000間で信号を送受信する信号装置(Signaling Equipment 図中SIGと示す)2 03, PB receiver for receiving a touch-tone dialing signal (denoted as PB Receiver in Figure PBR) 204, a signal device for transmitting and receiving signals between concentrator 207 and the node system 1000 (shown as in Signaling Equipment view SIG) 2
05、オペレーションセンタと通信を行うための通信装置206、および中央制御装置(図中CCと示す、ここでCCはメモリを含んだものとする)120A、入出力装置(図中I/Oと示す)130からなる制御システム100Aから構成されている。 05, the communication device 206, and a central control unit for communicating with operations center (shown as figure CC, where CC is the one that contains the memory) 120A, referred to as input-output device (figure I / O ) and a control system 100A consisting of 130.

【0003】集線装置207はアナログ電話端末T、I [0003] The concentrator device 207 analog telephone terminal T, I
SDN端末tを収容している。 Accommodating the SDN terminal t. また、ノードシステム1 In addition, the node system 1
000は電話交換処理、N−ISDN交換処理を行うものであり、高い信頼度を要求されていることから、それぞれの装置は二重化構成を採用している。 000 telephone exchange, which performs N-ISDN exchange, because it is required high reliability, each device adopts a duplicated configuration.

【0004】図12は二重化構成の制御系を説明するブロック図を示す。 [0004] Figure 12 shows a block diagram illustrating a control system of the duplex configuration. 制御システム(CP系)は0系、1系の二重化構成をとっており、それぞれ0系の制御システム100A、1系の制御システム101Aは中央制御装置120A、個別メモリ111、共通メモリ112、および入出力装置130を含んでいる。 Control system (CP system) 0 system, it adopts the dual configuration of the system 1, the control system 101A of the control system 100A, 1-system respectively 0 central control unit 120A, the individual memory 111, shared memory 112, and input it includes an output device 130.

【0005】また、二重化構成の他系装置アクセスするためのバス交差装置140と他系の個別メモリ111をアクセスするためのメモリ交差装置150を備えている。 Further, a memory crossing device 150 for accessing a bus crossing device 140 and other systems of discrete memory 111 for other system devices accessing duplicated configuration. さらに、両系の共通メモリ112はメモリの内容を同期するために、共通メモリ112間で信号の交絡を備えている。 Further, the common memory 112 of both systems is to synchronize the contents of the memory, a confounding of the signals between the common memory 112.

【0006】図中の200は端末相互間の接続を行う通話路系装置、206は図11で説明したと同じ通信装置である。 [0006] 200 in the figure speech path apparatus for connecting between terminals, 206 is the same communication device as described in FIG. このような構成により、制御系を二重化し、障害が発生した場合でも、システムの運用が停止することがないようにしている。 With this configuration, it duplicated control system, even if a failure occurs, the operation of the system is that there are no stop.

【0007】また、近年の情報処理技術、通信技術の進展によりマルチメディア社会の到来が目前に迫っている。 [0007] In addition, in recent years of information processing technology, the advent of multi-media society is imminent by the development of communication technology. このような、通信技術の環境では、各種システムをネットワークに接続し、より広域なシステムへと発展していく。 Such, in communications technology environment, connect the various systems in the network, it will develop into a broader system. このとき、ネットワークを構成するノードシステム、ネットワークに接続するルータ等のゲートウェイ装置等は高い信頼度が要求されるとともに、システムの普及の面からは、より安価であることが要求される。 In this case, node system constituting the network, with a gateway device such as a router for connecting to the network a high reliability requirements, from the viewpoint of spread of the system, is required to be less expensive.

【0008】 [0008]

【従来の技術】図13は従来例の二重化システムのメモリのアドレス空間の割り付けを示す。 BACKGROUND ART Figure 13 shows the allocation of the address space of the memory of the conventional duplex system. 従来例のアドレス空間の割り付けは0系、1系で同じ構成としており、このような構成とすることにより0系、1系のハードウェアの構成を同じに製造できる利点がある。 The assignment of a conventional example of an address space 0 system, has the same configuration in 1 system, 0 system by adopting such a configuration, there is an advantage that the hardware configuration of the system 1 can be the same manufacture.

【0009】すなわち、図においては、アドレス空間の「00000000」(以下アドレス空間は16進の数字で表現する)から「7FFFFFFF」を個別メモリ(図中IMと示す)111として使用し、「80000 [0009] That is, in the figure, used as "00000000" (hereinafter the address space is represented by a hexadecimal number) (shown as in the figure IM) to "7FFFFFFF" individual memory from 111 address space, "80000
000」から「EFFFFFFF」を共通メモリ(図中CMと示す)112として使用し、「F000000 The "EFFFFFFF" 000 "(shown as figure CM) common memory is used as the 112," F000000
0」から「FFFFFFFF」を入出力装置(図中I/ 0 "input and output device" FFFFFFFF "from (in the figure, I /
Oと示す)130、通話路系装置(図中SPと示す)2 Shown as O) 130, switch fabric device (shown as figure SP) 2
00およびメモリ交差装置(図中MXCと示す)15 00 and the memory crossing device (shown as figure MXC) 15
0、共通メモリ112の制御空間として使用しており、 0, are used as a control space of the common memory 112,
0系、1系で同じ割り付けとしている。 0 system, are the same assignment in one system.

【0010】図12において、二重化された0系、1系の制御システム100A、101Aの運転は、現用系(ACT)/予備系(SBY)の形態にて運転される。 [0010] In FIG. 12, duplexed system 0, 1 type of control system 100A, operation 101A is operated in the form of active system (ACT) / standby system (SBY).
通常の運転形態では、ACT系の中央制御装置120A In normal operation mode, ACT system of the central control unit 120A
が自系の個別メモリ111、両系の共通メモリ112 There autologous individual memory 111, shared memory 112 of both systems
(コピーモード)、両系入出力装置130および両系通話路系装置200を制御下において、システム全体の制御を行っている。 (Copy Mode), under the control both system output device 130 and both systems switch fabric 200, control is performed for the entire system. このような、通常運転の形態では0 Such, 0 in the form of a normal operation
系、1系の共通メモリ112は両系の内容を常に同期化している。 System, the common memory 112 of the 1-system are always synchronized contents of both systems.

【0011】ここで、通話路系装置200は図11で説明したSDH装置201、時分割スイッチ202、各種音源の送信/受信装置203、PB受信器204等の交換機としての交換接続に係わる装置を総称しており、S [0011] Here, SDH device 201 speech path apparatus 200 described in FIG. 11, the time division switch 202, a device according to the switched connection of a transmitting / receiving apparatus 203, the exchange of such PB receiver 204 for various sound sources collectively and, S
P系装置とも称している。 It is referred to as a P-based system.

【0012】このように、従来例の二重化システムにおいては、0系、1系が同じ構成をとっているので、0 [0012] Thus, in the conventional duplex system, the 0-system, since one system is taking the same configuration, 0
系、1系を同じ条件で製造できるという製造上の利点はあるが、その反面、次のような問題点がある。 System, there is a manufacturing advantage as a system can be prepared in the same conditions, on the other hand, has the following problems.

【0013】個別メモリアドレス空間、共通メモリアドレス空間が0系、1系で同一としているので、他系の個別メモリ111、共通メモリ112をアクセスするために、特別なアクセスルートを準備することが必要である。 [0013] Individual memory address space, a common memory address space 0-system, since the same one system, the other system of individual memory 111, in order to access the shared memory 112, necessary to provide a special access route it is.

【0014】すなわち、他系が障害となり、装置を交換したような場合、他系の個別メモリ111の内容を自系と同一にするために、自系個別メモリ111の内容を、 [0014] That is, the other system is an obstacle, if, as to replace the device, in order to the contents of the individual memory 111 of other system the same as autologous, the contents of the self-system individual memory 111,
他系個別メモリ111へコピーするが、アドレス空間が同一のため、簡単に、自系の0番地から他系の0番地へコピーすることができず、メモリ交差装置150介して他系の個別メモリ111へアクセスすることが必要となる。 Although copied to another system separate memory 111, because the address space are identical, simply can not be copied to the address 0 of the other system from address 0 of its own system, the individual memory of the other system through the memory crossing device 150 it is necessary to access the 111.

【0015】 [0015]

【発明が解決しようとする課題】図14は従来例のメモリコピー/他系メモリアクセスを示す。 [SUMMARY OF THE INVENTION] Figure 14 shows a memory copy / other-system memory access in the prior art. 図において、中央制御装置120A、個別メモリ111、共通メモリ1 In the figure, the central control unit 120A, the individual memory 111, shared memory 1
12、バス交差装置140を接続する内部バスに自系、 12, autologous to the internal bus connecting the bus crossing device 140,
他系のアクセス識別を示す信号線、コピー動作を示す信号線を準備し、他系個別メモリ111のアクセスの場合、他系信号線をアサートしてから中央制御装置120 Signal lines indicating the access identification of the other system, to prepare a signal line indicating the copy operation, if the access of the other system separate memory 111, the central controller after asserting another system signal line 120
Aをアクセスする。 To access the A.

【0016】自系の個別メモリ111はアドレス空間は自己のアドレスを示しているが、他系信号線がアサートされているのでアクセスを受け付けないこととし、代わりにメモリ交差装置150が他系信号線により、他系個別メモリ111へのアクセスを認識して動作する。 [0016] Individual memory 111 address space of its own system indicates its own address, and it does not accept the access because another system signal line is asserted, the memory crossing device 150 other system signal lines instead by operates to recognize access to other systems separate memory 111. ここで、メモリ交差装置150は他系アクセスを検出すると、他系のメモリ交差装置150へアドレス情報、データ情報を送出する。 The memory crossing device 150 sends detects another system access, the address information to the memory crossing device 150 of the other system, the data information.

【0017】一方、他系メモリ交差装置150はアドレス情報、データ情報を受信すると、あたかも、メモリ交差装置150が中央制御装置120Aであるかのように動作して、自系の個別メモリ111へアクセスする。 Meanwhile, the other system memory crossing device 150 the address information, when receiving the data information, though, operate as if the memory crossing device 150 is a central control unit 120A, access to individual memory 111 of own system to.

【0018】このような他系の個別メモリ111へのアクセスは他系障害時以外にも、例えば、プログラムファイルを更新する場合にも発生するし、また、他制御系の正常性を確認する場合にも、他系の個別メモリ111のライト/リード試験をACT系から実行する場合にも生じる。 [0018] In addition to the time of such access to individual memory 111 of other system other disorders, for example, also occur when updating the program file, also, to confirm the normality of the other control system also occurs even when performing write / read test of the individual memory 111 of other system from ACT system.

【0019】さらに、共通メモリ112についても同様であり、他系の共通メモリ112へのアクセスは共通メモリ112間の交絡信号により実行されている。 Furthermore, it also applies to the common memory 112, the access to the common memory 112 of the other system being executed by confounding signals between the common memory 112. このように、従来例の二重化された制御系においては、0系、 Thus, in the conventional example duplexed control system of 0-system,
1系が対称な構造であることから、次のような問題点が生じてくる。 Since 1 system is a symmetrical structure, the following problems arise.

【0020】・内部バスに自系/他系、コピーの特殊制御線を追加することが必要である。 [0020] Internal bus to the self system / other system, it is necessary to add special control line copy. (バスに接続する各装置はこの制御線を接続することが必要である。) ・メモリ交差装置150が必要である。 (Each device connected to the bus, it is necessary to connect the control line.) Memory crossing device 150 is needed.

【0021】・共通メモリ112間の交絡を共通メモリ112内部の装置構成として、自系アクセス、他系アクセスの複雑な回路が必要である。 [0021] - the entangling between the common memory 112 as a device configuration of an internal common memory 112, the own system access, it requires a complicated circuit of the other system access. このように、特別な装置、構造が必要となり、制御系の構造が複雑化し、ひいては、制御系のコストを引き上げることになる。 Thus, a special device, the structure is required, the structure of the control system becomes complicated, thus, it would raise the cost of the control system.

【0022】本発明は、拡張化されたマイクロプロセッサのアドレス空間を利用して、安価な二重化システムの制御システムを実現しようとする。 [0022] The present invention utilizes scalability been microprocessor address space, it attempts to realize a control system for low-cost duplex system.

【0023】 [0023]

【課題を解決するための手段】図1は本発明の原理を説明するブロック図である。 Figure 1 [Means for Solving the Problems] is a block diagram illustrating the principles of the present invention. 図は二重化構成をとるシステムの二重化された制御系を示す。 The figure shows a duplicated control system of the system to take duplex configuration. 図中の100はマイクロプロセッサ120、メモリ110および入出力装置1 100 in the figure microprocessor 120, a memory 110 and an input-output device 1
30を有する0系の制御システムであり、101はマイクロプロセッサ120、メモリ110および入出力装置130を有する1系の制御システムである。 0 based control system with a 30, 101 is a 1-based control system with a microprocessor 120, a memory 110 and an input-output device 130.

【0024】本発明においては、0系および1系の制御システム100、101のメモリ110のそれぞれのアドレス空間に、自系メモリ空間と他系メモリ空間を設け、メモリ110のアドレス空間は自系、他系の対称性を有するように構成し、かかる手段により課題を解決する。 [0024] In the present invention, the 0-system and 1-system each address space of the memory 110 of the control system 100 and 101, the self-system memory space and other system memory space provided, the address space of the memory 110 is self-system, configured to have a symmetry of the other system, to solve the problem by such means.

【0025】 [0025]

【作用】本発明においては、自系、他系の個別メモリ1 According to the present invention, autologous, individual memory 1 of the other system
11、共通メモリ112を、それぞれ、0系および1系のメモリの中に割り付ける。 11, the common memory 112, respectively, allocated in the 0-system and 1-system memory. この割り付けにおいて、0 In this assignment, 0
系、1系として見た場合、アドレス空間の対称性を保持するようにしている。 System, when viewed as a system, so as to retain the symmetry of the address space.

【0026】このような、割り付けを行うことにより、 [0026] By performing such, the allocation,
アドレスを指定するのみで、他系の個別メモリ111、 Only specifies the address, other systems of discrete memory 111,
共通メモリ112をアクセスできるので、アクセス処理を単純化することができる。 Since access the common memory 112, it is possible to simplify the access process. このような、シンプルなメモリ構成をとることにより、従来例で説明したメモリ交差装置150、内部バスの特殊制御線が必要でなくなり、低コスト化を実現することができる。 Such, by taking a simple memory structure, described in the prior art memory crossing device 150 no longer requires special control line of the internal bus, it is possible to realize cost reduction.

【0027】 [0027]

【実施例】図2は本発明の実施例を説明するブロック図を示す。 DETAILED DESCRIPTION FIG. 2 shows a block diagram for explaining an embodiment of the present invention. 図は二重化されたシステムの0系の制御系システム100、1系の制御系システム101を示す。 Figure shows the control systems 101 of the control systems 100, system 0 system duplexed system. 図中の111は個別メモリ、112は共通メモリ、120はマイクロプロセッサ、130は入出力装置、140はバス交差装置、IBは内部バス、EBは拡張バス、200 111 individual memory in FIG, 112 is a common memory, 120 is a microprocessor, 130 input device, 140 a bus crossing device, IB internal bus, EB is extended bus, 200
は通話路系装置である。 Is a switch fabric device.

【0028】本発明では、従来例で説明した中央制御装置120Aとして、汎用のマイクロプロセッサ120を使用する。 [0028] In the present invention, as a central control unit 120A described in the conventional example, using a microprocessor 120 of the general purpose. ここでは、一般に普及している32ビットのマイクロプロセッサを使用し、マイクロプロセッサのチップバスをベースとした内部バスを採用することにより、安価な制御系を実現する。 Here, typically use a microprocessor 32 bits popular, by employing the internal bus which is based on-chip bus of the microprocessor, to achieve an inexpensive control system.

【0029】本実施例においては、32ビットのマイクロプロセッサを採用することにより、アドレス空間は4 In the present embodiment, by adopting the 32-bit microprocessor, the address space is 4
ギガ(2 32 )と大きな空間が確保できることとなり、アドレス空間の割り付けの自由度を大きくとることができる。 Will be a large space giga (2 32) can be secured, it is possible to increase the degree of freedom of the assignment of the address space. 図11で説明した従来例のノードシステム1000 Conventional nodes of the system described in FIG. 11 1000
では、メモリの容量は256Mバイトあれば十分である。 In the capacity of the memory is sufficient 256M bytes.

【0030】図3は本発明の実施例の二重化システムのメモリのアドレス空間の割り付けを示す。 [0030] Figure 3 shows the allocation of the address space of the memory of the redundant system of the embodiment of the present invention. 図において、 In the figure,
アドレス空間の「00000000」から「3FFFF "3FFFF from the" 00000000 "in the address space
FFF」の1G(ギガ)バイトを自系個別メモリ111 Autologous to 1G (Giga) bytes FFF "individual memory 111
として使用し、「40000000」から「6FFFF Use as, from the "40000000", "6FFFF
FFF」までの768Mバイトを自系共通メモリ112 Self-system common 768M bytes of up to FFF "memory 112
として使用し、「70000000」から「7FFFF Use as, from the "70000000", "7FFFF
FFF」の256MバイトをSP系装置空間に使用し、 The 256M bytes of FFF "used in the SP system device space,
「80000000」から「BFFFFFFF」の1G 1G from the "80000000" of the "BFFFFFFF"
(ギガ)バイトを他系個別メモリ111として使用し、 The (giga) bytes using another system separate memory 111,
「C0000000」から「EFFFFFFF」までの768Mバイトを他系共通メモリ112として使用し、 Use the 768M bytes from "C0000000" to "EFFFFFFF" as the other system common memory 112,
「F0000000」から「FFFFFFFF」の25 25 from the "F0000000" of "FFFFFFFF"
6Mバイトを入出力装置130および共通メモリ112 Output device of 6M bytes 130 and common memory 112
の制御空間に割り付けている。 They are assigned to control space.

【0031】共通メモリ112の制御空間は、共通メモリ112の動作として、コピーモード/セパレートモード等の動作状態を制御するために使用される。 The control space of the common memory 112, as the operation of the common memory 112, is used to control the operation conditions such as the copy mode / separate mode. 本実施例のアドレス空間の割り付けは、自系、および他系のメモリをアドレス空間の中に個別に割り付けており、マイクロプロセッサ120から見ると、自系個別メモリ111 Allocation of the address space of this embodiment, autologous, and are allocated separately in the other system memory address space, when viewed from the microprocessor 120, the self-system individual memory 111
と、他系個別メモリ111を個別の領域としてアクセスすることが可能となる。 If, it is possible to access the other system separate memory 111 as a separate region.

【0032】このような構成をとることにより、自系個別メモリ111の内容を他系個別メモリ111へコピーする場合、単にメモリ間の「MOVE(転送)命令」の実行で簡単にコピーすることが可能となる。 [0032] By adopting such a configuration, when copying the contents of the self-system individual memory 111 to another system separate memory 111, simply be easily copied in the execution of the "MOVE (Transfer) instruction" between memory It can become.

【0033】また、アドレス空間を二重化された制御系として0系空間領域、1系空間領域のように系対応で割り付けるのではなく、0系から見ると自系、他系を含めて全体のアドレス空間が割り付けられ、同様に、1系から見ても自系、他系を含めて全体のアドレス空間が存在するように構成している。 Further, 0-based spatial domain address space as duplexed control system 1 based rather than allocating a system corresponding to the spatial domain, the entire address, including viewed from the 0-system and its own system, the other system space is allocated, likewise, the host even when viewed from 1 system system, and configured to present the entire address space including other systems.

【0034】すなわち、両系を合わせると空間的にはオーバーラップしており、且つ、0系、1系の各々から見ると対称なアドレス空間となっている。 [0034] That is, the spatial Together both systems are overlapped, and 0-system, and has a view from each of the 1 system the symmetry address space. このような構成をとることにより、デュプレックス構成(マイクロプロセッサのACT/SBY運転)のソフトウェアの観点から見ると、1つのマイクロプロセッサ(ACT)120 By adopting such a configuration, when viewed from the perspective of software duplexed (ACT / SBY operation of the microprocessor), one microprocessor (ACT) 120
で制御系全体のアドレス空間が見えることと、アドレス空間の割り付けが0系ACTで運転する場合と、1系A In the the control system as a whole address space is visible, and if the allocation of the address space is operated with 0-based ACT, 1 system A
CTで運転する場合で同等に意識できる。 Can consciousness equally in the case of operating at CT. 逆に言うと、 Conversely,
ソフトウェアは、現在実行している系が、0系なのか、 Software, system that is currently running, or 0 system that's,
1系なのかを意識しなくてすむようにしている。 So that it is not necessary aware of one system are.

【0035】こように、二重化された制御系のメモリ方式として一般的に採用されている構成は、メモリをそれぞれの制御システムにくくりつけの個別メモリ111 The employment, the configuration is generally adopted as a memory system of the duplexed control system, the tied memory to each of the control system individually memory 111
と、二重化された制御システムに共通な共通メモリ11 If, common for redundant control system common memory 11
2の2つから構成している。 It is configured from two of two.

【0036】個別メモリ111は、通常、プログラム(OS、ドライバ、アプリケーション等)とプログラムの処理中に発生する一時的なデータおよびノードシステムのシステム構成データ〔スイッチ、SDHの規模、信号装置の数、ディジタル信号のハイウエイ(HW)の中のタイムスロット(TS)の割り付け等〕が格納されている。 The individual memory 111 is typically a program (OS, drivers, applications, etc.) transient data and node system configuration data [switches the system occurs during processing of a program, SDH scale, the number of signaling devices, allocation, etc.] it is stored in the time slots in the digital signal highway (HW) (TS).

【0037】一方、共通メモリ112上には、ノードシステムとしてのダイナミックな処理の過程情報が格納される。 On the other hand, on the common memory 112, the process information of the dynamic process of the node system is stored. ここには、例えば、TSWのパスの設定状態、S Here, for example, the path setting state of TSW, S
DHの空きTS状況、端末から送信される呼の状態情報、信号装置の空塞状態等呼処理の状態が記録されている。 DH empty TS status of the call state that is transmitted from the terminal, the state of the empty busy state like call processing signaling devices are recorded.

【0038】これは、現用系(ACT系)の制御系がダウンした場合に、速やかに他系(SBY系)に制御権を切替え、処理の中断を無くするためには、呼処理の状態が個別メモリ111に格納されている場合に、ダウンの状況によっては、あらたな現用系が旧現用系の個別メモリ111の情報を読み出せず、引き継ぎが困難となる場合も生ずる。 [0038] This is because when the control system of the working system (ACT system) goes down rapidly switching control to another system (SBY system), in order to eliminate the interruption of the process, the state of the call processing when stored in separate memory 111, the status of the down is not possible to read information of the individual memory 111 for a new active system old active system occurs even if the takeover difficult. このような、引き継ぎ不能となることを避けるために、呼処理の状態(呼情報)は二重化された共通メモリ112に常に格納しておくことが必要である。 Such, in order to avoid becoming impossible takeover, the call processing state (call information) is required to keep always stored in the common memory 112 which is duplicated.

【0039】したがって、共通メモリ112は、通常、 [0039] Thus, the common memory 112, usually,
コピーモードで運用され、ACT系マイクロプロセッサ120からの共通メモリライトは共通メモリ112間の交絡により、ACT系の共通メモリ112より、他系の共通メモリ112にアドレス・データ情報を送出し、記憶内容が同一となるようコピーを行っている。 Is operated in the copy mode, a common memory write from ACT system microprocessor 120 by entanglement between the common memory 112, from the common memory 112 of the ACT system, sends the address data information in the common memory 112 of the other system, the stored contents There has been carried out the copy to be the same.

【0040】図4は本発明の実施例による他系個別メモリアクセス時のアドレス変換を示す。 [0040] Figure 4 shows an address conversion at the time of the other system separate memory access according to an embodiment of the present invention. 図はマイクロプロセッサから他系個別メモリ111のアクセスと入出力装置130としてのファイルデバイス131からの他系個別メモリ111アクセスを示している。 Figure shows another system separate memory 111 accessible from the file device 131 as input and output devices 130 and access other systems separate memory 111 from the microprocessor.

【0041】マイクロプロセッサ120またはファイルデバイス131からのアクセスは、図3で示したように、他系のアドレス空間である「80000000」〜 The access from the microprocessor 120 or a file device 131, as shown in FIG. 3, the address space of the other system "80000000" -
番地を用いて行われる。 It is performed using the address.

【0042】一方、他系個別メモリ111は、他系内では「00000000」〜番地より、アドレス空間が割り付けられているので、この間でのアドレス変換が必要となる。 On the other hand, the other-system individual memory 111, within other systems than "00000000" - the address, since the address space is allocated, it is necessary to address conversion in the meantime.

【0043】本発明では、バス交差装置140内に図示省略のアドレス変換回路ACを設けて、アドレス変換を行っている。 [0043] In the present invention, by providing an address conversion circuit AC (not shown) to the bus crossing device 140, and perform an address conversion. すなわち、ACT系のバス交差装置140 That, ACT system bus crossing device 140
において、「80000000」〜番地代のアクセスを検出すると、他系アクセスであることを認識し、アクセス情報をバス交差装置140の交絡を通して他系のバス交差装置140に送出する。 In detects the access of the "80000000" - the address margin, and recognizes that the other system access, and sends the access information to the other system bus crossing device 140 through entanglement bus crossing device 140. 他系のバス交差装置140 Other system bus crossing device 140
では、このアクセス情報を受信すると、「800000 In receives this access information, "800,000
00」〜番地代のアドレス情報を、アドレス変換回路A 00 "of the address information of-address fee, address conversion circuit A
Cにより「00000000」〜番地代のアドレスに変換して、他系の内部パスを介して個別メモリ111へアクセスする。 It is converted into "00000000" - the address margin of the address by C, and access to individual memory 111 via the internal path of the other system.

【0044】図5は本発明の実施例による他系共通メモリアクセス時のアドレス変換を示す。 [0044] Figure 5 illustrates an address conversion at the time of the other system common memory access according to an embodiment of the present invention. 他系共通メモリ1 The other system common memory 1
12アクセスの場合には、ACT系のバス交差装置14 12 in the case of access, ACT system bus crossing device 14
0が「C0000000」〜番地代のアクセスを検出すると、その情報を他系へ送出する。 When 0 is detected the access of "C0000000" - address cost, and sends the information to the other system. 他系のバス交差装置140では、このアクセス情報を受信すると、「C00 In bus crossing device 140 of the other system, upon receiving the access information, "C00
00000」〜番地代のアドレス情報を、アドレス変換回路ACにより「40000000」〜番地代のアドレスに変換して、他系の内部パスを介して共通メモリ11 The address information 00000 "- the address margin, is converted by the address conversion circuit AC to" 40000000 "- the address margin of the address, the common memory 11 via the internal path of the other system
2へアクセスする。 Access to the 2.

【0045】図6は本発明の実施例による他系個別メモリへのコピー時のアドレス変換を示す。 [0045] Figure 6 shows a copy when the address conversion to another system separate memory according to an embodiment of the present invention. 他系に故障が発生し、その故障から回復するとき、他系の個別メモリ1 When a fault in the other system is generated, to recover from the fault, separate memory 1 of the other system
11の内容を初期化(ACT系の個別メモリ111の内容に合わせる)する処理を示したものであり、そのフローチャートは図7に示す。 11 content of it shows the process of initializing (matched to the content of the ACT-based individual memory 111), the flowchart shown in FIG.

【0046】図7は本発明の実施例による他系個別メモリへのコピー処理のフローチャートを示す。 [0046] Figure 7 shows a flow chart of copying to another system separate memory according to an embodiment of the present invention. S1でAC AC in S1
T系のマイクロプロセッサ120からファイルデバイス131のファイルアドレスa番地から個別メモリ111 Individual from the microprocessor 120 of the T system from a file address address a file device 131 memory 111
のアドレス「8XXXXXXX」番地へNバイトを転送する。 To transfer the N bytes of the address to "8XXXXXXX" address. バス交差装置140ではアドレスが「8XXXX Address in bus crossing device 140 is "8XXXX
XXX」番地であるので、他系個別メモリ111への転送と認識して、他系個別メモリ111の「0XXXXX Because it is XXX "address, it recognizes the transfer to another system separate memory 111, of the other system separate memory 111" 0XXXXX
XX」番地にデータを転送する。 To transfer the data to the XX "address. このような、Nバイトのデータ転送を必要回数繰り返してプログラム情報、システムデータ情報を他系個別メモリ111への転送を完了する。 Such complete transfer of the program information by repeating a necessary number of times the data transfer N bytes, system data information to another system separate memory 111. この転送処理は一般的に、ファイルデバイス1 This transfer process is typically a file device 1
31のDMA(Direct Memory Access) 機構により実行される。 Executed by 31 of DMA (Direct Memory Access) mechanism.

【0047】次いで、S2では、ACT系の個別メモリ111のアドレス「0XXXXXXX」番地よりデータをリードする。 [0047] Next, in S2, leading from the data address "0XXXXXXX" address of the ACT-based discrete memory 111. マイクロプロセッサ120では、「0X In the microprocessor 120, "0X
XXXXXX」番地を「8XXXXXXX」番地に変換してデータライト処理を実行する。 To execute the data write process to convert XXXXXX "the address to" 8XXXXXXX "address. この処理により、A By this process, A
CT系のテンポラリィ情報のコピーを行い、他系をいつでも切替え可能なSBY状態としておくことができる。 Make a copy of the temporary I information of the CT system, it is possible to keep the SBY state capable of switching the other system at any time.

【0048】図8は本発明の実施例のバス交差装置の構成を説明する図である。 [0048] FIG. 8 is a diagram showing a configuration of a bus crossing device according to the embodiment of the present invention. バス交差装置140の機能は、 Function of the bus crossing device 140,
高速で動作する制御系と動作が比較的低速の入出力系およびSP系装置のバスを物理的に一旦終端し、高速動作の内部バスIBと低速の拡張バスEBに分離し、制御系の処理能力の低下を防止し、この内部バスIBと拡張バスEBを結合する。 Control system and operating at a high speed physical terminated once the bus relatively slow input and output system and SP-apparatus, to separate the internal bus IB and the low-speed expansion bus EB-speed operation, the process control system preventing a reduction in capacity, to bind an expansion bus EB this internal bus IB. また、二重化された制御系において、ACT系のマイクロプロセッサ120が他系の入出力装置130をアクセスするため、さらに、他系のマイクロプロセッサ120、個別メモリ111、共通メモリ112を制御するために両系のバスを結合する。 Further, the duplexed control system, since the microprocessor 120 of the ACT system accesses the input and output device 130 of the other system, further, the microprocessor 120, a separate memory 111 of the other system, to control the common memory 112 both combining the bus of the system.

【0049】ここで、自系のマイクロプロセッサ120 [0049] Here, the microprocessor 120 of the self-system
が他系に乗り込むために、自系のバス交差装置140〜 For but to board the other system, its own system bus crossing device 140 to
他系バス交差装置140〜他系の内部/拡張バスIB/ Other system bus crossing device 140 to other systems of internal / expansion bus IB /
EBのルートでアクセスする。 To access the EB of the route.

【0050】バス交差装置140は内部バスIB、拡張バスEB、交差バスCBの3つを結合する。 The bus crossing device 140 couples the internal bus IB, expansion bus EB, the three cross-bus CB. それぞれのバスに対応して、内部バス制御部C1、拡張バス制御部C2、バス交差制御部C3を備えており、バス制御線を操作してバス上のアドレス情報、データ情報の送受信を制御する。 Corresponding to each of the bus, the internal bus control unit C1, expansion bus controller C2, and a bus crossing controller C3, controls the address information on the bus by operating the bus control lines, transmission and reception of data information .

【0051】バス調停回路BAは各バスのアクセスの衝突を防止するためのバス使用権を調停する。 The bus arbitration circuit BA arbitrates the bus use rights in order to prevent the collision of each bus access. 例えば、内部バスIBから拡張バスEBへのアクセスと、拡張バスEB、内部バスIBへのアクセスを調停する。 For example, to arbitration and access to the extended bus EB, expansion bus EB, access to the internal bus IB from the internal bus IB.

【0052】また、システムとしてのバス調停回路は、 [0052] In addition, bus arbitration circuit as a system,
マイクロプロセッサ120内に設置されるがここでは図示省略している。 Although installed in the microprocessor 120 are not shown here. 拡張バスEBからのアクセス要求は、 Access request from the expansion bus EB is,
入出力装置130から、バス交差装置140を介してマイクロプロセッサ120のバス調停回路に伝達される。 From the input and output device 130, it is transmitted to the bus arbitration circuit of the microprocessor 120 via a bus crossing device 140.

【0053】本発明の実施例においては、バス調停は3 [0053] In the embodiment of the present invention, bus arbitration is 3
種のバス全体で行われる。 It is carried out in the entire seed of the bus. すなわち、拡張バスEBからのアクセス要求は通常内部バスIB向けのアクセスであり、アクセスを実施することは、内部バスIBの使用権も獲得する必要がある。 That is, extended access request from the bus EB is usually an internal bus IB for access, performing the access, it is necessary to also acquired right of use of the internal bus IB. そこで、拡張バスEBからのアクセス要求はバス交差装置140を介して、マイクロプロセッサ120のバス調停回路へ伝達され、同時に、内部バスIBの使用権も要求することになる。 Therefore, extended access request from the bus EB is via a bus crossing device 140 is transmitted to the bus arbitration circuit of the microprocessor 120, at the same time would require also use right of the internal bus IB.

【0054】したがって、入出力装置130からのバス要求はバス交差装置140〜拡張バス制御部C2〜バス調停回路BA〜内部バス制御部C1を介して、マイクロプロセッサ120のバス調停回路に伝達される。 [0054] Thus, the bus request from the output device 130 via a bus crossing device 140 to the expansion bus controller C2~ bus arbitration circuit BA~ internal bus control unit C1, is transmitted to the bus arbitration circuit of the microprocessor 120 .

【0055】次に、アクセス識別回路ADは、バス使用権を獲得した装置からのアクセスがどこ向けへのアクセスであるかを識別するものであり、識別結果はバス交差装置140内部バスの各バス制御部へ通知される。 Next, access identification circuit AD is to identify whether the access to an access where friendly from the device which has acquired the bus use right, the identification result each bus of the bus crossing device 140 internal bus It is notified to the control unit.

【0056】図9は本発明の実施例のアクセス識別回路の処理フローチャートである。 [0056] FIG 9 is a processing flowchart of the access identification circuit according to an embodiment of the present invention. アクセス識別回路はアドレスの上位4ビットからアクセス先の識別を行っている。 Access identification circuit is performed to identify the access destination from the upper 4 bits of the address. 図10は本発明の実施例のアドレス変換回路の処理フローチャートである。 Figure 10 is a flowchart of address conversion circuit according to an embodiment of the present invention. アドレス変換回路ACは交差バスCBから受信したアドレスの上位4ビットを識別することにより、変換アドレスを決定している。 The address conversion circuit AC by identifying the high-order 4 bits of the address received from the cross-bus CB, and determines the conversion address.

【0057】以下、マイクロプロセッサ130から自系の入出力装置130へのアクセスの例で説明する。 [0057] Hereinafter will be described an example of the access from the microprocessor 130 to the output device 130 of the self-system. バス交差装置140は内部バス制御部C1にて、アクセスを受信し、ゲート回路GIを開き、内部バスIBの情報をバス交差装置140の内部バスBBに乗せる。 Bus crossing device 140 by the internal bus control unit C1, receives an access, open the gate circuit GI, put the information on the internal bus IB to the internal bus BB bus crossing device 140. ここでアクセス識別回路ADは、バス交差装置140の内部バスBBのアドレス上位5ビットを引込み、図9の処理フローチャートにしたがって、アクセス識別を行う。 Here access identification circuit AD is retracted address upper 5 bits of the internal bus BB bus crossing device 140, in accordance with the processing flowchart in FIG. 9 performs access identification. ここでは、アクセスが自系の拡張バスEB向けであることを認識して、その結果を内部バス制御部C1、拡張バス制御部C2に通知する。 Here, it recognizes that the access is an extended bus EB for the self-system, and notifies the result internal bus control unit C1, the expansion bus controller C2.

【0058】内部バス制御部C1はバス調停回路BAを介して拡張バス制御部C2へアクセス要求を通知し、拡張バス制御部C2はゲート回路GEを開いて、バス交差装置140の内部バスBBを拡張バスEBに接続する。 [0058] Internal bus controller C1 notifies an access request to the expansion bus controller C2 via the bus arbitration circuit BA, expansion bus controller C2 opens the gate circuit GE, the internal bus BB bus crossing device 140 It is connected to the expansion bus EB.

【0059】このような処理により内部バスIBと拡張バスEBが結合し、マイクロプロセッサ120から入出力装置130へのアクセスが可能となる。 [0059] Such treated with attached internal bus IB and the expansion bus EB, and can be accessed from the microprocessor 120 to the input-output device 130. データ情報の方向性の説明は省略しているが、内部バスIB、拡張バスEB、交差バスCBには、一般的に使用されるリード/ライト(R/W)信号を含んでおり、このR/W信号にて、ゲート回路の方向が決められる。 Description of the directional data information is omitted, the internal bus IB, expansion bus EB, the intersection bus CB includes a read / write (R / W) signal that is generally used, the R at / W signal, the direction of the gate circuit is determined.

【0060】次に、0系のマイクロプロセッサ120から他系(1系)の個別メモリ111へのアクセス処理を説明する。 Next, explaining the process of accessing individual memory 111 of the 0-system other system from the microprocessor 120 (1 system). 0系のバス交差装置140はマイクロプロセッサ120からのアクセスを内部バス制御部C1で検出し、ゲート回路GIを開き内部バスIB情報をバス交差装置140の内部バスBBに乗せ、図9の処理により、 0 system bus crossing device 140 detects an access from the microprocessor 120 via an internal bus control unit C1, put the internal bus IB information to internal bus BB bus crossing device 140 opens the gate circuit GI, the process of FIG. 9 ,
他系アクセスを識別する。 Identify the other system access.

【0061】識別結果は、内部バス制御部C1、バス交差制御部C3へ通知され、合わせて内部バス制御部C1 [0061] Identification result, the internal bus control unit C1, is notified to the bus crossing controller C3, the internal bus control unit C1 combined
からバス交差制御部C3へ他系アクセスが通知される。 Other system access from the bus crossing controller C3 is notified.
バス交差制御部C3は、交差制御信号を用いて、他系(1系)のバス交差装置140へアクセス要求を通知し、また、ゲート回路GCを開き0系のバス交差装置1 Bus crossing controller C3, using the cross control signal, and notifies an access request to the bus crossing device 140 of the other system (system 1) The bus crossing device 1 of the 0-system to open the gate circuit GC
40の内部バスBBの情報を交差バスCBへ乗せる。 The information of the internal bus BB of 40 put to the cross bus CB.

【0062】1系のバス交差装置140のバス交差制御部C3はバス調停回路BAを介して、内部バス制御部C [0062] Bus crossing controller C3 of 1 system bus crossing device 140 through the bus arbitration circuit BA, the internal bus control unit C
1経由で他系からのバス使用要求を1系のマイクロプロセッサ120へ送出し、1系のバスを獲得する。 A bus request from another system and sent to the microprocessor 120 of the 1-system via 1 to obtain a system bus.

【0063】1系のバスが獲得されると、1系のバス交差制御部C3はゲート回路GC、およびゲート回路GA [0063] When one system bus is acquired, the system 1 bus crossing controller C3 of the gate circuit GC, and a gate circuit GA
を開き、0系からのアドレス情報をアドレス変換回路A Open, 0-system address conversion circuit address information from the A
Cへ送出する。 And sends it to the C. アドレス変換回路ACではアドレス変換した結果をゲート回路GCを介して1系のバス交差装置140の内部バスBBへ送出する。 The address conversion circuit results of the AC address translation through the gate circuit GC delivery to the internal bus BB 1 system bus crossing device 140.

【0064】ここでアドレス情報は、図10で説明したフローチャートにしたがって、アドレス変換回路ACにより他系の個別メモリ111のアドレス「800000 [0064] Here, address information, according to the flowchart described in FIG. 10, the address of the individual memory 111 of the other system by the address conversion circuit AC "800,000
00」〜から、1系の個別メモリ111のアドレス「0 00 "from, the address of one system of individual memory 111" 0
0000000」〜に変換され、バス交差装置140の内部バスBBを経由してアクセス識別回路ADに送出される。 0000000 "is converted-to and sent via the internal bus BB bus crossing device 140 to access identification circuit AD.

【0065】アクセス識別回路ADでは内部バスBBに接続される個別メモリ111へのアクセスを識別し、識別結果を内部バス制御部C1へ通知する。 [0065] identifies the access to access identification circuit separate memory 111 connected to the internal bus BB in AD, and notifies the identification result to the internal bus control unit C1. ここでは、0 Here, 0
系のマイクロプロセッサ120から、1系の個別メモリ111へのアクセス処理を説明したが、0系のマイクロプロセッサ120から、1系の入出力装置130へのアクセスも同様の処理により可能である。 From the microprocessor 120 of the system has been described access processing to separate the memory 111 of the 1-system, from the microprocessor 120 of the 0-system, it is possible by the access a similar process to the 1-system input-output device 130.

【0066】 [0066]

【発明の効果】従来例の高信頼度を実現するための二重化構成の制御システムは、交絡回路としてのメモリ交差装置、バス交差装置を備えており、アドレス空間の割り付けからも、複雑な回路構成が要求され、装置規模が増大し、システムが高価なものとなっていた。 Effect of the Invention Control systems duplicated configuration for realizing high reliability of the conventional example, the memory crossing device as confounding circuit, and a bus crossing device, from allocation of the address space, complicated circuit configuration There is required, the apparatus scale increases, the system had become expensive.

【0067】本発明では、市販の、汎用のマイクロプロセッサを使用することにより、アドレス空間を拡張し、 [0067] In the present invention, by using a commercially available, general-purpose microprocessor, expanded address space,
それぞれの系のメモリの中に、自系個別メモリ、共通メモリ、他系個別メモリ、共通メモリのアドレス空間を対称性をもって割り付けることにより、システムの構成を単純化でき、高信頼度で、且つ、コストの低い制御系システムを実現することができる。 In the memory of each system, autologous individual memory, shared memory, another system separate memory, by assigning with symmetry address space of the common memory, simplifies the configuration of the system, in highly reliable, and, it is possible to realize a less costly control systems.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】 本発明の原理を説明するブロック図 Block diagram illustrating the principle of the present invention; FIG

【図2】 本発明の実施例を説明するブロック図 Block diagram for explaining an embodiment of the present invention; FIG

【図3】 本発明の実施例の二重化システムのメモリのアドレス空間の割り付け Allocation of the address space of the memory of the redundant system of the embodiment of the present invention; FIG

【図4】 本発明の実施例による他系個別メモリアクセス時のアドレス変換 [4] address translation when another system separate memory access according to an embodiment of the present invention

【図5】 本発明の実施例による他系共通メモリアクセス時のアドレス変換 [5] address translation when another system common memory access according to an embodiment of the present invention

【図6】 本発明の実施例による他系個別メモリへのコピー時のアドレス変換 [6] address when copying conversion according to an embodiment of the present invention to other systems separately memory

【図7】 本発明の実施例による他系個別メモリへのコピー処理のフローチャート FIG. 7 is a flowchart of the copy to another system separate memory according to an embodiment of the present invention

【図8】 本発明の実施例のバス交差装置の構成を説明する図 It illustrates a structure of a bus crossing apparatus of the embodiment of the present invention; FIG

【図9】 本発明の実施例のアクセス識別回路の処理フローチャート Processing flowchart of the access discrimination circuit in the embodiment of the present invention; FIG

【図10】 本発明の実施例のアドレス変換回路の処理フローチャート [10] process flowchart of address conversion circuit according to an embodiment of the present invention

【図11】 ノードシステムの例を説明するブロック図 FIG. 11 is a block diagram illustrating an example of a node system

【図12】 二重化構成の制御系を説明するブロック図 Block diagram describing the control system of FIG. 12 duplicated configuration

【図13】 従来例の二重化システムのメモリのアドレス空間の割り付け [13] Assignment of the conventional memory address space of the redundant system of

【図14】 従来例のメモリコピー/他系メモリアクセス [14] conventional memory copy / other system memory access

【符号の説明】 DESCRIPTION OF SYMBOLS

100、100A 0系の制御システム 101、101A 1系の制御システム 100a 制御システム 110 メモリ 111 個別メモリ 112 共通メモリ 120 マイクロプロセッサ 120A 中央制御装置 130 入出力装置 131 ファイルデバイス 140 バス交差装置 150 メモリ交差装置 200 通話路系装置 201 SDH装置 202 TSW 203 TNS/R 204 PBR 205 SIG 206 通信装置 207 LC 1000 ノードシステム IB、BB 内部バス CB 交差バス EB 拡張バス C1 内部バス制御部 C2 拡張バス制御部 C3 バス交差制御部 BA バス調停回路 AC アドレス変換回路 AD アクセス識別回路 GA、GC、GI、GE ゲート回路 T アナログ電話端末 t ISDN端末 100, 100A 0 based control system 101 and 101A 1 system of the control system 100a control system 110 memory 111 individual memory 112 common memory 120. Microprocessor 120A central controller 130 input and output device 131 file device 140 bus crossing device 150 memory crossing device 200 speech path apparatus 201 SDH device 202 TSW 203 TNS / R 204 PBR 205 SIG 206 communication device 207 LC 1000 node system IB, BB internal bus CB intersects bus EB expansion bus C1 internal bus controller C2 expansion bus controller C3 bus crossing control part BA bus arbitration circuit AC address conversion circuit AD access identification circuit GA, GC, GI, GE gate circuit T analog telephone terminal t ISDN terminal

───────────────────────────────────────────────────── フロントページの続き (71)出願人 000004237 日本電気株式会社 東京都港区芝五丁目7番1号 (72)発明者 淡路 俊夫 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 小松原 勉 東京都千代田区内幸町一丁目1番6号 日 本電信電話株式会社内 (72)発明者 佐々木 玲 東京都港区虎ノ門1丁目7番12号 沖電気 工業株式会社内 (72)発明者 水口 忠 東京都港区芝五丁目7番1号 日本電気株 式会社内 ────────────────────────────────────────────────── ─── of the front page continued (71) applicant 000004237 NEC Corporation, Tokyo, Minato-ku, Shiba 5-chome No. 7 No. 1 (72) inventor Toshio Awaji Kanagawa Prefecture, Nakahara-ku, Kawasaki, Kamikodanaka 1015 address Fujitsu within Co., Ltd. ( 72) inventor Tsutomu Komatsubara, Chiyoda-ku, Tokyo Uchisaiwaicho chome No. 1 No. 6 Date. this telegraph and telephone within Co., Ltd. (72) inventor Rei Sasaki Toranomon, Minato-ku, Tokyo 1-chome, No. 7, No. 12, Oki Electric industry Co., Ltd. in the (72 ) inventor Tadashi Mizuguchi Tokyo, Minato-ku, Shiba 5-chome No. 7 No. 1 NEC shares in the company

Claims (5)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 マイクロプロセッサ、メモリおよび入出力装置を有する0系の制御システムと、 マイクロプロセッサ、メモリおよび入出力装置を有する1系の制御システムとを備える二重化系の制御システムにおいて、 前記0系および1系の制御システムの前記メモリのそれぞれのアドレス空間に、自系メモリ空間と他系メモリ空間を設け、前記メモリのアドレス空間は自系空間、他系空間の対称な構成とすることを特徴とする二重化系の制御システム。 1. A microprocessor, and 0 based control system having a memory and an input-output device, the microprocessor, in duplex system control system and a 1 system control system having a memory and an input-output device, the system 0 and 1-system wherein each of the address space of the memory of the control system, the self-system memory space and other system memory space provided, wherein the address space of the memory is a symmetric arrangement of its own system space, other system space redundant system control system to be.
  2. 【請求項2】 前項記載の二重化系の制御システムにおいて、 前記0系および1系の制御システムに、 前記0系および1系の制御システムの前記メモリに、前記0系および1系の制御システムにくくりつけの個別メモリと、 前記0系および1系の制御システムのバスを交差接続するバス交差装置を設け、 前記0系および1系の制御システムのマイクロプロセッサは現用系/予備系のデュプレックス運転を行う際、前記0系および1系の制御システムの前記バス交差装置を接続して、現用系の前記マイクロプロセッサより、予備系の前記個別メモリにアクセスすることを特徴とする請求項1記載の二重化系の制御システム。 2. A duplex system control system of the preceding paragraph, wherein the 0-system and 1-system control system, in the memory of the 0-system and 1-system control system, the 0-system and 1-system control system and individual memory tied, a bus crossing device for cross connecting a bus of the 0-system and 1-system control system is provided, the microprocessor of the control system of the 0-system and 1-system is a duplex operation of the working / standby performed when, by connecting the bus crossing device of the 0-system and 1-system control system, from the microprocessor of the active system, duplication of claim 1, wherein the access to the individual memory of the standby system system control system.
  3. 【請求項3】 前項記載の二重化系の制御システムにおいて、 前記バス交差装置に、 自系のバス交差装置が、他系のバス交差装置経由で、自系へのアクセスを受信したとき、他系のバス交差装置からアクセスしてきたアクセス先のアドレスを、自系内のアドレスに変換するアドレス変換回路を設けたことを特徴とする請求項2記載の二重化系の制御システム。 3. A duplex system control system of the preceding paragraph wherein said bus crossing device, the self-system bus crossing devices, via other system bus crossing device, when receiving the access to the own system, the other system duplexed system control system of claim 2, wherein the access destination address having accessed the bus crossing device, characterized by providing an address conversion circuit for converting an address in the own system.
  4. 【請求項4】 前項記載の二重化系の制御システムにおいて、 前記0系および1系の制御システム内の前記マイクロプロセッサおよび前記メモリを接続する高速の内部バスと、 前記マイクロプロセッサと入出力装置を接続する拡張バスと、 前記0系および1系の制御システムの前記バス交差装置間を接続する交差バスを、 前記0系および1系の制御システムの前記バス交差装置に収容し、前記バス交差装置を介して前記バス間の接続を行うことを特徴とする請求項3記載の二重化系の制御システム。 4. A duplex system control system of the preceding paragraph, wherein, connected to the high-speed internal bus that connects the microprocessor and the memory of the 0-system and the 1 system control system, an input-output device and said microprocessor an expansion bus, a cross-bus connecting between said bus crossing device of the 0-system and 1-system control system, housed in the bus crossing device of the 0-system and 1-system control system, the bus crossing device duplexed system control system according to claim 3, characterized in that the connection between the bus through.
  5. 【請求項5】 前項記載の二重化系の制御システムにおいて、 前記0系および1系の制御システムのバス交差装置は、 バス交差装置内部バスと、 前記バス交差装置内部バスは、前記内部バス、拡張バス、交差バスと接続するゲート回路と、 前記内部バス、拡張バス、交差バスを制御する内部バス制御部、拡張バス制御部、およびバス交差制御部と、 前記バス交差装置内部バスに接続するアクセス識別回路を備え、 前記ゲート回路は前記各バス制御部が、前記各バスの動作検出により、前記ゲート回路を制御し、前記各バスが前記バス交差装置内部バスに導通し、前記アクセス識別回路によりアクセス先のバスを認識することを特徴とする請求項4記載の二重化系の制御システム。 5. A duplex system control system of the preceding paragraph, wherein the 0-system and 1-system bus crossing device control system includes a bus crossing device internal bus, said bus crossing device internal bus, said internal bus, Enhanced bus, a gate circuit connected to the cross bus, said internal bus, expansion bus, the internal bus control unit for controlling the cross-bus, and the expansion bus controller, and the bus crossing controller, access to be connected to the bus crossing device internal bus an identification circuit, said gate circuit has the respective bus control unit, by the operation detection of the respective bus, controls the gate circuit, wherein each bus is made conductive to the bus crossing device internal bus by said access identification circuit duplexed system control system of claim 4, wherein the recognizing the access destination of the bus.
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