KR19980073443A - Manufacturing method of semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법을 개시한다. 이는 반도체 기판 상에 게이트 도전층/게이트 산화막 구조의 게이트를 형성하는 단계; 상기 게이트의 측벽에 절연막 스페이서를 형성하는 단계; 상기 반도체 기판에 소오스/드레인을 형성하는 단계; 상기 반도체 기판 상에 다결정 실리콘을 증착하여 제 1 물질층을 형성하는 단계; 상기 반도체 기판 상에 감광막을 증착한 후 상기 감광막 중 상기 게이트와 소오스/드레인 상부에 해당하는 부분이 남겨지도록 상기 감광막을 식각하여 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 마스크로하여 상기 제 1 물질층을 식각하는 단계; 상기 감광막 패턴을 제거하는 단계; 상기 반도체 기판에 고주파 식각(Radio Frequency Etch)을 진행하여 상기 제 1 물질층 및 상기 반도체 기판 표면에 형성된 자연 산화막을 제거하는 단계; 상기 반도체 기판 상에 코발트(Co)를 증착하여 제 2 물질층을 형성하는 단계; 상기 제 2 물질층 상에 질화티타늄(TiN)을 증착하여 제 3 물질층을 형성하는 단계; 및 상기 제 3 물질층이 형성된 반도체 기판을 열처리하는 단계로 이루어진다. 즉, 게이트 상에 다결정 실리콘막을 추가로 증착하는데 이때 상기 다결정 실리콘막을 두께가 후속 공정에서 형성되는 코발트(Co) 샐리사이드막의 두께(depth)와 일치하므로 상기 다결정 실리콘막의 두께를 조절함으로써 원하는 두께의 코발트 실리사이드막을 얻을 수 있다.The present invention discloses a method for manufacturing a semiconductor device. This includes forming a gate of a gate conductive layer / gate oxide structure on a semiconductor substrate; Forming insulating film spacers on sidewalls of the gate; Forming a source / drain on the semiconductor substrate; Depositing polycrystalline silicon on the semiconductor substrate to form a first material layer; Depositing a photoresist on the semiconductor substrate and etching the photoresist to form a photoresist pattern so that a portion of the photoresist corresponding to the gate and the source / drain is left; Etching the first material layer using the photoresist pattern as a mask; Removing the photoresist pattern; Performing a high frequency etch on the semiconductor substrate to remove the native oxide layer formed on the first material layer and the surface of the semiconductor substrate; Depositing cobalt (Co) on the semiconductor substrate to form a second material layer; Depositing titanium nitride (TiN) on the second material layer to form a third material layer; And heat-treating the semiconductor substrate on which the third material layer is formed. That is, a polycrystalline silicon film is further deposited on the gate, wherein the thickness of the polycrystalline silicon film matches the thickness of the cobalt (Sal) film formed in a subsequent process, so that the cobalt having a desired thickness is controlled by controlling the thickness of the polycrystalline silicon film. A silicide film can be obtained.
Description
본 발명은 반도체 소자에 관한 것으로, 특히 코발트(Co)가 반도체 기판으로 확산되는 두께(depth)를 조절할 수 있는 반도체 소자의 제조 방법에 한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device capable of controlling the thickness of diffusion of cobalt (Co) into a semiconductor substrate.
종래의 게이트는 다결정 실리콘막 상에 텅스텐 실리사이드(WSi)를 증착한 후 열처리하여 폴리사이드 구조로 형성하였다.The conventional gate is formed of a polyside structure by depositing tungsten silicide (WSi) on a polycrystalline silicon film and then heat treatment.
폴리사이드 게이트 구조는 소자의 고집적화에 따라 저항 및 텅스텐 실리사이드 증착시의 플루오린 어택(Fluorine Attack) 등에서 문제로 제기되고 있다.The polyside gate structure is a problem due to the high integration of the device, such as the resistance and fluorine attack during tungsten silicide deposition.
이러한 문제를 해결하기 위해 텅스텐 실리사이드를 화학기상 증착(CVD)하는 대신 플라즈마 기상 증착(PVD)하는 방법을 진행하는데 이는 플루오린 어택(Fluorine Attack)이 감소하는 대신 저항이 증가하는 문제가 있다. 이러한 저항 증가의 문제를 해결하기 위해 다결정 실리콘막 상에 비저항이 낮고 텅스텐 실리사이드와 같은 실리사이드 계통인 티타늄 실리사이드를 이용하는 방법이 대두되고 있다.In order to solve this problem, a method of plasma vapor deposition (PVD) instead of chemical vapor deposition (CVD) of tungsten silicide is performed, which causes a problem of increasing resistance instead of decreasing fluorine attack. In order to solve this problem of increasing resistance, a method using titanium silicide, which has a low specific resistance and a silicide system such as tungsten silicide, has emerged on a polycrystalline silicon film.
즉 다결정 실리콘막 상에 티타늄을 스퍼터링 증착한 후 RTP(Rapid Thermal Processing) 공정을 진행하는데, 이는 소자 분리막에는 티타늄 실리사이드가 형성되지 않는 자기 정렬(self-align) 특성을 이용하는 것으로 티타늄 실리사이드 게이트 형성과 소오스/드레인에 해당하는 활성 영역에 자기 정렬된(self-align) 티타늄 실리사이드를 동시에 형성한다.In other words, sputter deposition of titanium on a polycrystalline silicon film and then a rapid thermal processing (RTP) process, which uses a self-aligning property in which no titanium silicide is formed in the device isolation layer. It simultaneously forms self-aligned titanium silicide in the active region corresponding to / drain.
그러나 이러한 방법은 티타늄이 실리콘으로 확산되는 속도가 빨라 게이트 측벽에 형성된 절연막 스페이서에 티타늄 실리사이드를 형성시키고 그 결과 게이트와 소오스/드레인이 브릿지(bridge)되어 상호 절연되지 못하는 단점이 있다.However, this method has a disadvantage in that titanium silicide is formed in the insulating layer spacer formed on the gate sidewall due to the rapid diffusion rate of titanium into silicon, and as a result, the gate and the source / drain are bridged and are not insulated from each other.
따라서 상기 티타늄을 코발트(Co)로 대체하여 코발트 실리사이드를 이용한다.Therefore, cobalt silicide is used to replace the titanium with cobalt (Co).
도 1a 내지 도 1c는 종래 기술에 의한 반도체 소자의 제조 방법을 설명하기 위해 도시한 단면도들이다.1A to 1C are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art.
도면 참조 번호 1은 반도체 기판을, 3은 게이트를, 5는 절연막 스페이서를, 7은 소오스/드레인을, 9는 제 1 물질층을, 11은 제 2 물질층을, 그리고 13은 제 3 물질층을 각각 나타낸다.1 is a semiconductor substrate, 3 is a gate, 5 is an insulating film spacer, 7 is a source / drain, 9 is a first material layer, 11 is a second material layer, and 13 is a third material layer. Respectively.
도 1a를 참조하면, 반도체 기판(1) 상에 게이트(3), 소오스/드레인(7) 구조의 트랜지스터를 형성한다.Referring to FIG. 1A, a transistor having a gate 3 and a source / drain 7 structure is formed on a semiconductor substrate 1.
상기 트랜지스터를 형성하는 방법을 상세히 설명하면, 먼저 상기 반도체 기판(1) 상에 산화 물질과 다결정 실리콘을 차례로 증착하여 게이트 산화막(도시하지 않음)과 게이트 도전층(도시하지 않음)을 형성하는 공정, 상기 게이트 도전층과 게이트 산화막의 소정 영역이 남도록 패터닝하여 게이트 도전층/게이트 산화막 구조의 게이트(3)를 형성하는 공정, 상기 게이트(3)가 형성된 반도체 기판(1) 상에 절연 물질을 증착한 후 식각하여 상기 게이트(3)의 측벽에 절연막 스페이서(5)를 형성하는 공정, 그리고 상기 반도체 기판(1)에 이온 주입하여 소오스/드레인(7)을 형성하는 공정을 진행한다.A method of forming the transistor will be described in detail. First, an oxide material and polycrystalline silicon are sequentially deposited on the semiconductor substrate 1 to form a gate oxide film (not shown) and a gate conductive layer (not shown), Forming a gate 3 having a gate conductive layer / gate oxide structure by patterning the gate conductive layer and a predetermined region of the gate oxide layer, and depositing an insulating material on the semiconductor substrate 1 on which the gate 3 is formed. After etching, a process of forming an insulating film spacer 5 on the sidewall of the gate 3 and ion implanting the semiconductor substrate 1 to form a source / drain 7 is performed.
상기 게이트 도전층은 1000∼5000Å의 두께로 형성하고 상기 절연막 스페이서(5)는 질화 실리콘(SiN) 및 실리콘 산화물 중 어느 하나로 형성한다.The gate conductive layer is formed to a thickness of 1000 to 5000 GPa and the insulating film spacer 5 is formed of any one of silicon nitride (SiN) and silicon oxide.
이어서 상기 트랜지스터가 형성된 반도체 기판(1) 상에 코발트(Co)를 50∼500Å 두께로 증착하여 제 1 물질층(9)을 형성한다.Subsequently, cobalt (Co) is deposited to a thickness of 50 to 500 로 on the semiconductor substrate 1 on which the transistor is formed to form the first material layer 9.
도 1b를 참조하면, 제 1 물질층(9)이 형성된 반도체 기판(1) 상에 티타늄 질화물(TiN)을 50∼400Å 두께로 증착하여 제 2 물질층(11)을 형성한다.Referring to FIG. 1B, the second material layer 11 is formed by depositing titanium nitride (TiN) with a thickness of 50 to 400 kPa on the semiconductor substrate 1 on which the first material layer 9 is formed.
상기 제 2 물질층(11)은 상기 제 1 물질층(9)의 구성 물질인 코발트가 산화하는 것을 방지하는 역할을 한다.The second material layer 11 serves to prevent oxidation of cobalt, which is a constituent material of the first material layer 9.
도 1c를 참조하면, 상기 공정들로 형성된 반도체 기판(1)을 열처리한다.Referring to FIG. 1C, the semiconductor substrate 1 formed by the above processes is heat treated.
그 결과 상기 게이트(3) 및 소오스/드레인(7) 표면에 자기 정렬(self align)되고 그 구성 물질이 코발트 실리사이드(Co Silicide)인 제 3 물질층(13)이 형성된다.As a result, a third material layer 13 is formed on the surface of the gate 3 and the source / drain 7 and its constituent material is cobalt silicide.
상기와 같은 방법은 코발트가 게이트 상부 및 활성 영역의 반도체 기판에 확산되어 형성되는 코발트 실리사이드층을 원하는 두께로 형성할 수 없고, 활성 영역에서 쉘로우 졍션(shallow juntion)이 파괴되어 콘택 저항 및 누설 전류 특성이 나빠진다.Such a method cannot form a cobalt silicide layer formed by diffusing cobalt on a semiconductor substrate in a gate and an active region to a desired thickness, and a shallow junction in the active region is destroyed, resulting in contact resistance and leakage current characteristics. This gets worse.
본 발명이 이루고자 하는 기술적 과제는, 코발트(Co)가 반도체 기판으로 확산되는 두께(depth)를 조절할 수 있는 반도체 소자의 제조 방법을 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a method of manufacturing a semiconductor device capable of controlling a thickness in which cobalt (Co) is diffused into a semiconductor substrate.
도 1a 내지 도 1c는 종래 기술에 의한 반도체 소자의 제조 방법을 설명하기 위해 도시한 단면도들이다.1A to 1C are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art.
도 2a 내지 도 2g는 본 발명에 의한 반도체 소자의 제조 방법을 설명하기 위해 도시한 단면도들이다.2A to 2G are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the present invention.
상기 과제를 이루기 위하여 본 발명은, 반도체 기판 상에 게이트 도전층/게이트 산화막 구조의 게이트를 형성하는 단계; 상기 게이트의 측벽에 절연막 스페이서를 형성하는 단계; 상기 반도체 기판에 소오스/드레인을 형성하는 단계; 상기 반도체 기판 상에 다결정 실리콘을 증착하여 제 1 물질층을 형성하는 단계; 상기 반도체 기판 상에 감광막을 증착한 후 상기 감광막 중 상기 게이트와 소오스/드레인 상부에 해당하는 부분이 남겨지도록 상기 감광막을 식각하여 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 마스크로하여 상기 제 1 물질층을 식각하는 단계; 상기 감광막 패턴을 제거하는 단계; 상기 반도체 기판에 고주파 식각(Radio Frequency Etch)을 진행하여 상기 제 1 물질층 및 상기 반도체 기판 표면에 형성된 자연 산화막을 제거하는 단계; 상기 반도체 기판 상에 코발트(Co)를 증착하여 제 2 물질층을 형성하는 단계; 상기 제 2 물질층 상에 질화티타늄(TiN)을 증착하여 제 3 물질층을 형성하는 단계; 및 상기 제 3 물질층이 형성된 반도체 기판을 열처리하는 단계를 구비하는 것을 특징으로하는 반도체 소자의 제조 방법을 제공한다.In order to achieve the above object, the present invention comprises the steps of forming a gate of a gate conductive layer / gate oxide film structure on a semiconductor substrate; Forming insulating film spacers on sidewalls of the gate; Forming a source / drain on the semiconductor substrate; Depositing polycrystalline silicon on the semiconductor substrate to form a first material layer; Depositing a photoresist on the semiconductor substrate and etching the photoresist to form a photoresist pattern so that a portion of the photoresist corresponding to the gate and the source / drain is left; Etching the first material layer using the photoresist pattern as a mask; Removing the photoresist pattern; Performing a high frequency etch on the semiconductor substrate to remove the native oxide layer formed on the first material layer and the surface of the semiconductor substrate; Depositing cobalt (Co) on the semiconductor substrate to form a second material layer; Depositing titanium nitride (TiN) on the second material layer to form a third material layer; And heat-treating the semiconductor substrate on which the third material layer is formed.
상기 열처리 후 상기 제 1 물질층의 구성 물질은 코발트 실리사이드(Co Silicide)인 것이 바람직하다.After the heat treatment, the constituent material of the first material layer is preferably cobalt silicide.
상기 게이트 도전층은 다결정 실리콘을 사용하여 1000∼5000Å의 두께로 형성하고 상기 절연막 스페이서는 질화 실리콘(SiN) 및 실리콘 산화물 중 어느 하나로 형성하는 것이 바람직하다.It is preferable that the gate conductive layer is formed to have a thickness of 1000 to 5000 GPa using polycrystalline silicon, and the insulating film spacer is formed of any one of silicon nitride (SiN) and silicon oxide.
상기 제 1 물질층은 화학 기상 증착(CVD) 방법을 이용하여 500∼4000Å의 두께로 형성하는 것이 바람직하다.The first material layer is preferably formed to a thickness of 500 to 4000 kPa using a chemical vapor deposition (CVD) method.
상기 고주파 식각은 30∼400Å 두께를 식각하는 것이 바람직하다.The high frequency etching is preferably etching the thickness of 30 ~ 400 30.
상기 제 2 물질층은 50∼500Å 두께로 형성하고 상기 제3 물질층은 50∼400Å 두께로 형성하는 것이 바람직하다.Preferably, the second material layer is formed to a thickness of 50 to 500 kPa and the third material layer is formed to a thickness of 50 to 400 kPa.
상기 고주파 식각 단계와 상기 제 3 물질층 형성 단계는 진공(Vacuum)분위기에서 연속하여 진행하는 것이 바람직한데, 상기 진공 분위기는 10E-5 토르(Torr) 이하이다.Preferably, the high frequency etching step and the third material layer forming step are continuously performed in a vacuum atmosphere, and the vacuum atmosphere is 10 E-5 Torr or less.
상기 열처리 단계는 400∼520℃ 온도에서 10∼120초 동안 진행하는 것이 바람직하다.The heat treatment step is preferably performed for 10 to 120 seconds at 400 ~ 520 ℃ temperature.
본 발명에 의한 반도체 소자의 제조 방법은 게이트 상에 다결정 실리콘막을 추가로 증착하는데 이때 상기 다결정 실리콘막을 두께가 후속 공정에서 형성되는 코발트(Co) 샐리사이드막의 두께(depth)와 일치하므로 상기 다결정 실리콘막의 두께를 조절함으로써 원하는 두께의 코발트 샐리사이드막을 얻을 수 있다.The method of manufacturing a semiconductor device according to the present invention further deposits a polycrystalline silicon film on a gate, wherein the thickness of the polycrystalline silicon film matches the thickness of the cobalt (Sal) film formed in a subsequent process. By adjusting the thickness, a cobalt salicide film having a desired thickness can be obtained.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2g는 본 발명에 의한 반도체 소자의 제조 방법을 설명하기 위해 도시한 단면도들이다.2A to 2G are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the present invention.
도면 참조 번호 21은 반도체 기판을, 23은 게이트를, 25는 절연막 스페이서를, 27은 소오스/드레인을, 29·29a·29b는 제 1 물질층을, 31은 감광막 패턴을, 33은 제 2 물질층을, 그리고 35는 제 3 물질층을 각각 나타낸다.Reference numeral 21 is a semiconductor substrate, 23 is a gate, 25 is an insulating film spacer, 27 is a source / drain, 29.29a.29b is a first material layer, 31 is a photoresist pattern, 33 is a second material Layer, and 35 each represent a third material layer.
도 2a를 참조하면, 반도체 기판(21) 상에 게이트(23), 소오스/드레인(27) 구조의 트랜지스터를 형성한다.Referring to FIG. 2A, a transistor having a gate 23 and a source / drain 27 structure is formed on the semiconductor substrate 21.
상기 트랜지스터를 형성하는 방법을 상세히 설명하면, 먼저 상기 반도체 기판(21) 상에 산화 물질과 다결정 실리콘을 차례로 증착하여 게이트 산화막(도시하지 않음)과 게이트 도전층(도시하지 않음)을 형성하는 공정, 상기 게이트 도전층과 게이트 산화막의 소정 영역이 남도록 패터닝하여 게이트 도전층/게이트 산화막 구조의 게이트(23)를 형성하는 공정, 상기 게이트(23)가 형성된 반도체 기판(21) 상에 절연 물질을 증착한 후 식각하여 상기 게이트(23)의 측벽에 절연막 스페이서(25)를 형성하는 공정, 그리고 상기 반도체 기판(21)에 이온 주입하여 소오스/드레인(27)을 형성하는 공정을 진행한다.The method of forming the transistor will be described in detail. First, an oxide material and polycrystalline silicon are sequentially deposited on the semiconductor substrate 21 to form a gate oxide film (not shown) and a gate conductive layer (not shown), Forming a gate 23 having a gate conductive layer / gate oxide structure by patterning the gate conductive layer and a predetermined region of the gate oxide layer, and depositing an insulating material on the semiconductor substrate 21 on which the gate 23 is formed. After etching, the insulating layer spacer 25 is formed on the sidewall of the gate 23, and the source / drain 27 is formed by ion implantation into the semiconductor substrate 21.
상기 게이트 도전층은 1000∼5000Å의 두께로 형성하고 상기 절연막 스페이서(25)는 질화 실리콘(SiN) 및 실리콘 산화물 중 어느 하나로 형성한다.The gate conductive layer is formed to a thickness of 1000 to 5000Å and the insulating film spacer 25 is formed of any one of silicon nitride (SiN) and silicon oxide.
도 2b를 참조하면, 상기 트랜지스터가 형성된 반도체 기판(21) 상에 다결정 실리콘을 증착하여 제 1 물질층(29)을 형성한다.Referring to FIG. 2B, the first material layer 29 is formed by depositing polycrystalline silicon on the semiconductor substrate 21 on which the transistor is formed.
상기 제 1 물질층(29)은 후속되는 공정에서 그 구성 물질이 코발트 실리사이드가 되므로 그 두께를 미리 조절하여 500∼4000Å의 두께로하고 화학 기상 증착(CVD) 방법으로 형성한다.The first material layer 29 is formed of cobalt silicide in a subsequent process, so that the thickness of the first material layer 29 is adjusted to a thickness of 500 to 4000 mm in advance and is formed by a chemical vapor deposition (CVD) method.
도 2c를 참조하면, 상기 반도체 기판(21) 상에 감광막(후속 공정에서 감광막 패턴(31)으로 패터닝됨)을 증착하는 공정, 상기 감광막 중 상기 게이트(23)와 소오스/드레인(27) 상부에 해당하는 부분이 남겨지도록 상기 감광막을 패터닝하여 감광막 패턴(31)을 형성한다.Referring to FIG. 2C, a process of depositing a photoresist film (patterned into the photoresist pattern 31 in a subsequent process) on the semiconductor substrate 21 is performed on the gate 23 and the source / drain 27 of the photoresist. The photoresist layer is patterned so that a corresponding portion is left to form a photoresist pattern 31.
도 2d를 참조하면, 상기 감광막 패턴(31)을 마스크로하여 상기 제 1 물질층(29)을 식각하여 제 1 물질층(29a)을 형성한다.Referring to FIG. 2D, the first material layer 29 is etched using the photoresist pattern 31 as a mask to form a first material layer 29a.
이어서 아르곤(Ar)을 이용한 고주파 식각(Radio Frequency) 방법을 이용하여 상기 반도체 기판(21) 및 상기 제 1 물질층(29a) 상에 자연적으로 형성된 자연 산화막(도시하지 않음)을 제거한 후, 상기 감광막 패턴(31)을 제거한다.Subsequently, a natural oxide film (not shown) naturally formed on the semiconductor substrate 21 and the first material layer 29a is removed using a radio frequency method using argon (Ar). The pattern 31 is removed.
상기 고주파 식각은 30∼400Å 두께를 식각하는 것이 바람직하다.The high frequency etching is preferably etching the thickness of 30 ~ 400 30.
도 2e를 참조하면, 상기 반도체 기판(21) 상에 코발트(Co)를 50∼500Å 두께로 증착하여 제 2 물질층(33)을 형성한다.Referring to FIG. 2E, a second material layer 33 is formed by depositing cobalt (Co) to a thickness of 50 to 500 Å on the semiconductor substrate 21.
도 2f를 참조하면,상기 제 2 물질층(33) 상에 티타늄 질화물(TiN)을 50∼400Å 두께로 증착하여 제 3 물질층(35)을 형성한다.Referring to FIG. 2F, titanium nitride (TiN) is deposited on the second material layer 33 to a thickness of 50 to 400 Å to form a third material layer 35.
상기 제 3 물질층(35)은 상기 제 2 물질층(33)의 구성 물질인 코발트가 산화하는 것을 방지하는 역할을 하는 것으로, 10E-5 토르(Torr) 이하의 진공(Vacuum)분위기에서 형성한다.The third material layer 35 serves to prevent oxidation of cobalt, which is a constituent material of the second material layer 33, and is formed in a vacuum atmosphere of 10E-5 torr or less. .
도 2g를 참조하면, 상기 공정들로 형성된 반도체 기판(21)을 열처리한다.Referring to FIG. 2G, the semiconductor substrate 21 formed by the above processes is heat treated.
상기 열처리 공정은 400∼520℃ 온도에서 10∼120초 동안 진행하는데, 그 결과 상기 제 1 물질층(29a)은 그 구성 물질이 코발트 실리사이드(Co Silicide)인 제 1 물질층(29b)로 변경된다.The heat treatment process is performed for 10 to 120 seconds at a temperature of 400 ~ 520 ℃, the result is that the first material layer (29a) is changed to the first material layer (29b) whose constituent material is cobalt silicide (Co Silicide) .
본 발명은 이에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.The present invention is not limited to this, and it is apparent that many modifications are possible by those skilled in the art within the technical idea of the present invention.
이상, 설명된 바와 같이 본 발명에 의한 반도체 소자의 제조 방법은 게이트 상에 다결정 실리콘막을 추가로 증착하는데 이때 상기 다결정 실리콘막을 두께가 후속 공정에서 형성되는 코발트(Co) 실리사이드막의 두께(depth)와 일치하므로 상기 다결정 실리콘막의 두께를 조절함으로써 원하는 두께의 코발트 실리사이드막을 얻을 수 있고, 또한 활성 영역에서의 쉘로우 졍션(shallow juntion), 콘택 저항 및 누설 전류 특성이 개선된다.As described above, the method of manufacturing a semiconductor device according to the present invention further deposits a polycrystalline silicon film on a gate, wherein the thickness of the polycrystalline silicon film matches the thickness of a cobalt (Si) film formed in a subsequent process. Therefore, by adjusting the thickness of the polycrystalline silicon film, a cobalt silicide film having a desired thickness can be obtained, and the shallow junction, contact resistance and leakage current characteristics in the active region are improved.
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- 1997-03-14 KR KR1019970008714A patent/KR19980073443A/en not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100986629B1 (en) * | 2003-03-28 | 2010-10-08 | 매그나칩 반도체 유한회사 | Method for manufacturing of high voltage device |
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