KR19980072700A - Manufacturing method of heterojunction bipolar transistor - Google Patents
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Abstract
본 발명은 이종접합 바이폴라 트랜지스터 제조 방법에 관한 것으로, InP 기판 상에 N+형 InGaAs 서브 컬렉터층, N형의 InGaAs 컬렉터층, P+형의 InGaAs 베이스층, N형의 InP 에미터층 및 N+형의 InGaAs 에미터 접촉층을 순차적으로 성장시키는 공정과, 상기 N+형의 InGaAs 에미터 접촉층 상에 에미터 금속을 형성하는 공정과, 상기 N형의 InP 에미터층이 노출되도록 황산계열의 식각용액을 사용하여 상기 N+형의 InGaAs 에미터 접촉층을 식각하는 공정 및 상기 P+형의 InGaAs 베이스층이 노출되도록 인산계열의 식각용액을 사용하여 상기 노출된 N형의 InP 에미터층을 식각하는 공정을 포함하는 것을 특징으로 한다.The present invention relates to a method for manufacturing a heterojunction bipolar transistor, comprising: an N + type InGaAs sub-collector layer, an N type InGaAs collector layer, a P + type InGaAs base layer, an N type InP emitter layer, and an N + type Growing an InGaAs emitter contact layer in order, forming an emitter metal on the N + type InGaAs emitter contact layer, and an etching solution of sulfuric acid so that the N type InP emitter layer is exposed Etching the N + -type InGaAs emitter contact layer using a method and etching the exposed N-type InP emitter layer using a phosphate-based etching solution to expose the P + -type InGaAs base layer Characterized in that it comprises a.
Description
본 발명은 이종접합 바이폴라 트랜지스터의 제조방법에 관한 것으로, 보다 상세하게는, 황산계열의 식각용액으로 에미터 접촉층을 언더-컷 되도록 식각하여 에미터 전극과 베이스 전극을 전기적으로 분리시킨 이종접합 바이폴라 트랜지스터의 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a heterojunction bipolar transistor, and more particularly, a heterojunction bipolar in which an emitter electrode and a base electrode are electrically separated by etching the emitter contact layer under-cut with an sulfuric acid-based etching solution. A method of manufacturing a transistor.
일반적으로 이종접합 바이폴라 트랜지스터(Heterojunction Bipolar Transistor : 이하, HBT)는 빠른 속도, 고출력, 고효율 및 선형성 등의 우수한 전기적 특성으로 인하여 고속 디지탈 회로소자, 초고주파 전력소자 및 선형소자 등으로 각광받고 있다. 이러한 HBT 소자의 특징은 에미터-베이스 접합의 에너지 밴드 갭(energy band gap) 불연속성이 베이스에서 에미터로 주입되는 소수 캐리어를 억제하기 때문에 높은 베이스의 불순물 농도에도 불구하고 에미터 주입 효율을 고 레벨로 유지하는 것이 가능하다는 것이며, 이에 따라, 베이스 폭을 좁게하는 것과 내부 베이스 저항을 낮출수 있는 장점을 지니고 있다. 또한, 종래의 바이폴라 트랜지스터와 비교하여 볼때, 트랜지스터의 전류 이득과 차단 주파수를 향상시킬 수 있다.BACKGROUND ART In general, heterojunction bipolar transistors (HBTs) are gaining attention as high-speed digital circuit devices, ultra-high frequency power devices, and linear devices due to their excellent electrical characteristics such as high speed, high power, high efficiency, and linearity. This HBT device is characterized by high levels of emitter implantation efficiency despite high base impurity concentrations because the energy band gap discontinuity of the emitter-base junction suppresses minority carriers injected from the base to the emitter. It is possible to maintain the structure, which has the advantage of narrowing the base width and lowering the internal base resistance. In addition, compared with the conventional bipolar transistor, the current gain and the cutoff frequency of the transistor can be improved.
상기와 같은 HBT의 제조 방법을 도 1, 도 2a 및 도 2b를 참조하여 설명하면 다음과 같다.The manufacturing method of the HBT as described above will be described with reference to FIGS. 1, 2A, and 2B.
도 1을 참조하면, 통상의 분자선 에피택시법 또는 유기 금속 화합물을 이용하는 화학 기상 증착 방식으로 반절연 InP 기판(1)상에 N+형 InGaAs 서브 컬렉터층(2), N형의 InGaAs 컬렉터층(3), P+형의 InGaAs 베이스층(4), N형의 InP 에미터층(5) 및 N+형의 InGaAs 에미터 접촉층(6)을 순차적으로 성장시키고, N+형의 InGaAs 에미터 접촉층(6)상의 중앙에 리프트 오프(lift off) 방법으로 에미터 전극(7)을 형성한다.Referring to FIG. 1, an N + type InGaAs sub-collector layer 2 and an N type InGaAs collector layer on a semi-insulated InP substrate 1 by a conventional molecular beam epitaxy method or a chemical vapor deposition method using an organometallic compound ( 3), the P + type InGaAs base layer 4, the N type InP emitter layer 5 and the N + type InGaAs emitter contact layer 6 are sequentially grown, and the N + type InGaAs emitter contact The emitter electrode 7 is formed in the center on the layer 6 by a lift off method.
그런 다음, 도시되지는 않았지만, 에미터 금속(7)을 마스크로 하며, 식각용액으로서는 H3PO4, H2O2및 H2O로 이루어진 인산계열 식각용액을 사용하는 식각 공정을 통해 N형의 InP 에미터층(5)이 노출되도록 N+형의 InGaAs 에미터 접촉층(6)을 선택적으로 식각하고, 이어서, 노출된 InP 에미터층(5)을 HCl과 H3PO4로 이루어진 습식 식각용액으로 식각을 실시하여 P+InGaAs 베이스층(4)을 노출시킨다.Then, although not shown, an N-type metal is formed by using an emitter metal 7 as a mask and an etching process using a phosphoric acid-based etching solution composed of H 3 PO 4 , H 2 O 2, and H 2 O as an etching solution. Selectively etch the N + type InGaAs emitter contact layer 6 so that the InP emitter layer 5 is exposed, and then expose the exposed InP emitter layer 5 with HCl and H 3 PO 4 . Etching is performed to expose the P + InGaAs base layer 4.
그리고 나서, 통상의 HBT 제조 공정을 실시하여 HBT를 제조한다.Then, an ordinary HBT manufacturing process is performed to produce HBTs.
상기에서, 고성능의 HBT를 제조하기 위해서는 에미터 금속을 마스크로 하여 베이스 금속을 증착하는 자기정렬(Self-align) 공정이 필수적인데, 이러한 자기정렬공정을 수행하기 위해서는 에미터 금속(7)과 이후에 형성될 베이스 금속이 전기적으로 분리되도록 해야하며, 이를 위해서 에미터 금속(7)을 식각 마스크로 하여 그 하부의 N+형의 InGaAs 에미터 접촉층(6)을 식각할 때, N+형의 InGaAs 에미터 접촉층(6)에 약 0.2㎛ 정도의 언더-컷이 발생되도록 하는 것이 요구된다.In the above, a self-aligning process of depositing a base metal using an emitter metal as a mask is essential for manufacturing a high-performance HBT. To perform the self-aligning process, the emitter metal 7 and then the must so that the base metal is electrically isolated from each other to be formed, to this emitter and the metal (7) as an etch mask when etching the InGaAs emitter contact layer 6 of the lower N + type, of N + type It is required to cause an under-cut of about 0.2 占 퐉 to occur in the InGaAs emitter contact layer 6.
따라서, 종래에는 N+형의 InGaAs 에미터 접촉층(6)에 약 0.2㎛ 정도의 언더-컷을 확보하기 위하여 AlGaAs/GaAs HBT 소자일 경우는 GaAs 에미터층을 반응이온에칭(Reactive Ion Etching:이하 RIE) 공정으로 소정의 언더-컷 현상을 발생시키지만, InP/InGaAs HBT 소자는 반응이온에칭 공정을 실시하더라도 N+형의 InGaAs 에미터 접촉층(6)의 식각 선택도가 낮기 때문에 언더-컷을 확보하기가 곤란하다. 따라서, 이러한 문제를 해결하기 위해 소정의 인산계열 식각용액을 이용한 습식식각공정을 통해 N+형의 InGaAs 에미터 접촉층(6)에 언더-컷이 발생되도록 하고 있다.Accordingly, in the case of AlGaAs / GaAs HBT devices, GaAs emitter layers are reactively ion-etched (hereinafter, referred to as N + type InGaAs emitter contact layer 6 to secure under-cuts of about 0.2 μm). RIE) process generates a certain under-cut phenomenon, but the InP / InGaAs HBT device has a low etch selectivity due to the low etch selectivity of the N + type InGaAs emitter contact layer 6 even if a reactive ion etching process is performed. Difficult to secure Therefore, in order to solve this problem, under-cutting is generated in the N + type InGaAs emitter contact layer 6 through a wet etching process using a predetermined phosphate etching solution.
그러나, 상기와 같이 종래 기술은 인산계열 식각용액을 사용하여 N+형의 InGaAs 에미터 접촉층을 식각하게 되면, 도 2a에 도시된 바와 같이, N+형의 InGaAs 에미터 접촉층의 결정방향이 [011]인 단면은 역방향 식각이 일어남으로써 원하는 정도의 언더-컷을 확보할 수 있지만, 도 2b에 도시된 바와 같이,결정방향으로는 순방향으로 식각이 일어남으로써 언더-컷을 확보하기가 어려우며, 이에따라, 후속의 베이스 금속의 증착시 에미터 금속과 베이스 금속이 전기적으로 분리되지 않음으로써 HBT의 제작이 불가능한 문제점이 있었다.However, as described above, when the N + type InGaAs emitter contact layer is etched using a phosphate etching solution, the crystal direction of the N + type InGaAs emitter contact layer is changed as shown in FIG. 2A. The cross section, which can secure the desired degree of under-cut by reverse etching, is shown in Figure 2b, In the crystallization direction, it is difficult to secure the under-cut by etching in the forward direction, and accordingly, there is a problem in that HBT cannot be manufactured because the emitter metal and the base metal are not electrically separated during subsequent deposition of the base metal.
또한, N+형의 InGaAs 에미터 접촉층(6)의결정방향에서도 언더-컷이 발생되도록 과도 식각을 실시할 경우, [011] 결정방향 단면이 지나치게 식각됨으로써 에미터 금속과 베이스 금속이 멀리 떨어지게 되어 베이스 저항이 증가함은 물론 이로 인하여 소자의 성능이 저하되는 문제점이 있었다.In addition, the N + type InGaAs emitter contact layer 6 When the excessive etching is performed so that the under-cut occurs in the crystal direction, too, the cross section of the crystal direction is excessively etched so that the emitter metal and the base metal are far apart, thereby increasing the base resistance and thereby degrading the performance of the device. There was a problem.
따라서, 본 발명은 황산계열의 식각 용액을 사용하여 N+형의 InGaAs 에미터 접촉층을 식각한 후, HCl 및 H3PO4로 이루어진 식각용액으로 N형의 InP 에미터층을 식각함으로써 N+형의 InGaAs 에미터 접촉층의 [011] 결정방향 뿐만 아니라,방향으로도 소정 길이의 언더-컷을 확보하여 상기와 같은 문제점을 해결할 수 있는 이종접합 바이폴라 트랜지스터 제조 방법을 제공하는 것을 목적으로 한다.Thus, the N + type by the present invention, etching the InP emitter layer of the N type to then use an etching solution of sulfuric acid series etching the InGaAs emitter contact layer of N + type, an etch consisting of HCl and H 3 PO 4 solution In addition to the crystallographic direction of the InGaAs emitter contact layer of An object of the present invention is to provide a heterojunction bipolar transistor manufacturing method capable of solving the above problems by securing an under-cut of a predetermined length in the direction.
도 1은 종래 기술에 따론 이종접합 바이폴라 트랜지스터의 제조 방법을 설명하기 위한 도면.1 is a view for explaining a method for manufacturing a heterojunction bipolar transistor according to the prior art.
도 2a는 N+형 InGaAs 에미터 접촉층을 식각한 후 [011] 결정방향의 단면상태를 나타낸 도면.Figure 2a is a view showing a cross-sectional state in the crystal direction after etching the N + type InGaAs emitter contact layer.
도 2b는 N+형 InGaAs 에미터 접촉층을 식각한 후결정방향의 단면상태를 나타낸 도면.Figure 2b is after etching the N + type InGaAs emitter contact layer Figure showing the cross-sectional state of the crystal direction.
도 3 내지 도 5는 본 발명에 따른 이종접합 바이폴라 트랜지스터의 제조방법을 설명하기 위한 도면.3 to 5 are views for explaining a method for manufacturing a heterojunction bipolar transistor according to the present invention.
도 6 및 도 7은 N+형 InGaAs 에미터 접촉층을 본 발명에 따른 황산계열의 식각용액을 사용하여 약 60초 동안 식각한 후의 상태를 나타낸 SEM 사진으로서, 도 6은결정방향의 단면이고, 도 7은 [011] 결정방향의 단면이다.6 and 7 are SEM photographs showing the state after the N + type InGaAs emitter contact layer was etched for about 60 seconds using the sulfuric acid-based etching solution according to the present invention. It is a cross section of a crystal direction, and FIG. 7 is a cross section of a crystal direction.
도 8은 N+형 InGaAs 에미터 접촉층 상에 [011] 방향으로 에미터 전극을 형성한 것을 나탄낸 도면.Fig. 8 shows the formation of an emitter electrode in the [ +1 ] direction on an N + type InGaAs emitter contact layer.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : InP 기판 2 : N+형의 InGaAs 서브 컬렉터층1: InP substrate 2: InGaAs sub collector layer of N + type
3 : N형의 InGaAs 컬렉터층 4 : P+InGaAs 베이스층3: N-type InGaAs collector layer 4: P + InGaAs base layer
5 : N형의 InP 에미터층 6 : N+형의 InGaAs 에미터 접촉층5: N-type InP emitter layer 6: N + -type InGaAs emitter contact layer
7 : 에미터 금속 8 : 베이스 금속7: emitter metal 8: base metal
상기와 같은 목적은, InP 기판 상에 N+형 InGaAs 서브 컬렉터층, N형의 InGaAs 컬렉터층, P+형의 InGaAs 베이스층, N형의 InP 에미터층 및 N+형의 InGaAs 에미터 접촉층을 순차적으로 성장시키는 공정과, 상기 N+형의 InGaAs 에미터 접촉층 상에 에미터 금속을 형성하는 공정과, 상기 N형의 InP 에미터층이 노출되도록 황산계열의 식각용액을 사용하여 상기 N+형의 InGaAs 에미터 접촉층을 식각하는 공정 및 상기 P+형의 InGaAs 베이스층이 노출되도록 인산계열의 식각용액을 사용하여 상기 노출된 N형의 InP 에미터층을 식각하는 공정을 포함하는 것을 특징으로 하는 본 발명에 따른 이종접합 바이폴라 트랜지스터 제조 방법에 의하여 달성된다.The purpose of the above is to form an N + type InGaAs sub-collector layer, an N type InGaAs collector layer, a P + type InGaAs base layer, an N type InP emitter layer, and an N + type InGaAs emitter contact layer. Forming the emitter metal on the N + type InGaAs emitter contact layer, and using the sulfuric acid-based etching solution to expose the N type InP emitter layer ; And etching the exposed N-type InP emitter layer using a phosphate-based etching solution to expose the P + -type InGaAs base layer. It is achieved by a method for manufacturing a heterojunction bipolar transistor according to the present invention.
본 발명에 의하면, 황산계열의 식각용액을 사용하여 N+형의 InGaAs 에미터 접촉층을 식각한 후, 인산계열의 식각용액으로 N형의 InP 에미터층을 식각함으로써, N+형의 InGaAs 에미터 접촉층의 결정방향에 상관없이 소정 길이의 언더-컷을 확보할 수 있다.According to the present invention, an N + type InGaAs emitter contact layer is etched using a sulfuric acid type etching solution, and then an N type InP emitter layer is etched with an phosphate type etching solution to form an N + type InGaAs emitter. An under-cut of a predetermined length can be secured regardless of the crystallization direction of the contact layer.
[실시예]EXAMPLE
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
먼저, 도 3에 도시된 바와 같이, 통상의 방법으로 InP 기판(11) 상부에 N+형 InGaAs 서브 컬렉터층(12), N형의 InGaAs 컬렉터층(13), P+형의 InGaAs 베이스층(14), N형의 InP 에미터층(15) 및 N+형의 InGaAs 에미터 접촉층(16)을 순차적으로성장시키고, N+형의 InGaAs 에미터 접촉층(16)상에 리프트 오프 방법으로 에미터 금속(17)을 형성한다. 여기서, N형의 InP 에미터층(15) 및 N+형의 InGaAs 에미터 접촉층(16)은 후속의 자기정렬 공정을 용이하게 하기 위하여 각각 1,000 내지 1,500Å두께로 성장시키며, 도 8에 도시된 바와 같이, 에미터 금속(17)은 N+형의 InGaAs 에미터 접촉층(16)상에 [011] 방향으로 형성한다.First, as shown in FIG. 3, the N + type InGaAs sub-collector layer 12, the N type InGaAs collector layer 13, and the P + type InGaAs base layer (above the InP substrate 11 in a conventional manner. 14), the N-type InP emitter layer 15 and the N + -type InGaAs emitter contact layer 16 are sequentially grown, and on the N + -type InGaAs emitter contact layer 16, the emi is lifted off. Metal 17 is formed. Here, the N-type InP emitter layer 15 and the N + -type InGaAs emitter contact layer 16 are grown to a thickness of 1,000 to 1,500 μs each to facilitate subsequent self-alignment processes, as shown in FIG. 8. As described above, the emitter metal 17 is formed on the N + type InGaAs emitter contact layer 16 in the direction.
그런 다음, 도 4 및 도 5에 도시된 바와 같이, 소정의 식각용액을 사용하여 N+형의 InGaAs 에미터 접촉층(16)을 식각한다.4 and 5, the N + type InGaAs emitter contact layer 16 is etched using a predetermined etching solution.
먼저, N형의 InP 에미터층(15)이 노출되도록 에미터 금속(17)을 마스크로 하여 N+형의 InGaAs 에미터 접촉층(16)을 식각한다. 이때, 식각용액으로서는 H2SO4: H2O2: H2O =1 : 8 : 160인 황산계열의 식각용액을 사용하며, 식각시간은 통상의 InGaAs 두께 식각시간의 1.3 내지 1.5배 정도로 한다. 이 결과, 황산 계열의 용액을 사용하여 식각공정을 수행한 결과 N+형의 InGaAs 에미터 접촉층(16)층은 [011] 결정방향으로 역방향 식각이 일어남으로써 약 0.2㎛ 정도의 언더-컷이 발생되고,결정방향으로는 순방향 식각이 일어나 약 0.1㎛ 정도의 언더-컷이 발생된다.First, the N + type InGaAs emitter contact layer 16 is etched using the emitter metal 17 as a mask so that the N type InP emitter layer 15 is exposed. In this case, as an etching solution, an sulfuric acid-based etching solution having H 2 SO 4 : H 2 O 2 : H 2 O = 1: 8: 160 is used, and the etching time is about 1.3 to 1.5 times the normal etching time of InGaAs thickness. . As a result, as a result of performing an etching process using a sulfuric acid-based solution, the layer of N + type InGaAs emitter contact layer 16 has an under-cut of about 0.2 μm due to reverse etching in the crystal direction. Generated, In the crystallization direction, forward etching occurs to produce an undercut of about 0.1 μm.
이어서, HCl : H3PO4=1 : 4인 인산계열의 식각용액을 사용하여 노출된 N형의 InP 에미터층(15)을 통상의 InP 두께의 식각시간 보다 1.1 내지 1.3배 정도로 크게 하여 식각한다. 이 결과, N형의 InP 에미터층(15)의 [011] 결정방향의 단면은 수직으로 식각되어 약 0.2㎛ 정도의 언더-컷이 유지되고,결정방향의 단면은 순방향 식각이 일어나 약 0.05㎛의 언더-컷을 확보할 수 있다.Subsequently, the N-type InP emitter layer 15 exposed by using a phosphoric acid-based etching solution of HCl: H 3 PO 4 = 1: 4 is etched to be 1.1 to 1.3 times larger than the etching time of a normal InP thickness. . As a result, the cross section in the crystallographic direction of the N-type InP emitter layer 15 is vertically etched to maintain an under-cut of about 0.2 μm, The cross section of the crystal direction has a forward etching to secure an undercut of about 0.05 μm.
계속해서, 포토리소그라피, 금속증착 및 리프트 오프 방법을 이용하여 에미터 금속(17)의 상부 및 노출된 P+형의 InGaAs층 상에 자기정렬 공정으로 베이스 금속(18)을 형성한다. 이때, 베이스 금속(18)의 두께는 자기정렬 공정을 실시하기에 용이함은 물론 소자의 특성 등을 고려하여 1,500 내지 2,000Å 두께로 한다.Subsequently, the base metal 18 is formed on the top of the emitter metal 17 and the exposed P + type InGaAs layer by a self-aligning process using photolithography, metal deposition and lift-off methods. At this time, the thickness of the base metal 18 is not only easy to perform a self-aligning process but also 1,500 to 2,000 mm thick in consideration of characteristics of the device.
여기서, 도 4는 상기 공정이 완료된 소자의 [011] 결정방향의 단면이고, 도 5는결정방향의 단면을 보여주는 도면이다.4 is a cross-sectional view of the crystal direction of the device is completed, the process shown in FIG. The figure which shows the cross section of a crystal direction.
도 6 및 도 7은 본 발명에 따른 N+형 InGaAs 에미터 접촉층을 황산계열의 식각용액을 사용하여 약 60초 동안 식각한 후의 상태를 나타낸 SEM 사진으로, H2SO4: H2O2: H2O =1 : 8 : 160인 황산계열의 식각용액을 사용하여 N+형 InGaAs 에미터 접촉층을 식각할 경우, 도 6에 나타낸 바와 같이, [011] 결정방향의 단면은 약 0.2㎛ 정도의 언더-컷이 발생되며, 도 7에 나타낸 바와 같이,방향의 단면은 약 0.1㎛ 정도의 언더-컷이 발생된다.6 and 7 are SEM photographs showing the state after etching the N + type InGaAs emitter contact layer according to the present invention using a sulfuric acid-based etching solution for about 60 seconds, H 2 SO 4 : H 2 O 2 When the N + type InGaAs emitter contact layer is etched using a sulfuric acid etching solution having H 2 O = 1: 8: 160, the cross section in the crystal direction is about 0.2 탆. Degree of under-cutting occurs, as shown in FIG. The cross section in the direction produces an under-cut of about 0.1 mu m.
따라서, N+형의 InGaAs 에미터 접촉층(16)을 본 발명에 따른 황산계열의 식각용액을 사용하여 식각하게 되면, 그 결정방향에 상관없이 N+형의 InGaAs 에미터 접촉층(16) 및 N형의 에미터층에서 소정 길이의 언더-컷을 얻을 수 있으며, 이에 따라, 고성능의 HBT를 제조할 수 있다.Therefore, when the InGaAs emitter contact layer 16 of the N + type to the etching using an etching solution of sulfuric acid sequence according to the present invention, regardless of the crystal orientation N + type InGaAs emitter contact layer 16 and Under-cuts of a predetermined length can be obtained in the N-type emitter layer, whereby a high performance HBT can be produced.
이상에서 전술된 바와 같이, 본 발명은 황산계열의 식각용액을 사용하여 N+형의 InGaAs 에미터 접촉층을 식각한 후, 인산계열의 식각용액으로 N형의 InP 에미터층을 식각함으로써, N형의 InP 에미터층 및 N+형의 InGaAs 에미터 접촉층의 결정방향에 상관없이 언더-컷을 0.2㎛ 이내로 유지함으로써, 고성능의 이종접합 바이폴라 트랜지스터를 제조할 수 있다. 또한, 산도가 낮은 습식 식각용액을 사용하여 에미터 금속이 받게되는 스트레스를 최소화함으로써 에미터 금속의 필-업(fill-up)현상을 억제하여 공정 수율 및 소자의 신뢰성을 향상시킬 수 있다.As described above, in the present invention, an N + type InGaAs emitter contact layer is etched using a sulfuric acid type etching solution, and then an N type InP emitter layer is etched with an phosphate type etching solution. A high performance heterojunction bipolar transistor can be manufactured by keeping the under-cut within 0.2 µm regardless of the crystal orientation of the InP emitter layer and the N + type InGaAs emitter contact layer. In addition, by using a low acid wet etching solution to minimize the stress to the emitter metal to reduce the fill-up phenomenon of the emitter metal can improve the process yield and device reliability.
한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.Meanwhile, although specific embodiments of the present invention have been described and illustrated, modifications and variations can be made by those skilled in the art. Accordingly, the following claims are to be understood as including all modifications and variations as long as they fall within the true spirit and scope of the present invention.
Claims (9)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970007632A KR100257161B1 (en) | 1997-03-07 | 1997-03-07 | Manufacturing method of heterojunction bipolar transistor |
Applications Claiming Priority (1)
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| KR1019970007632A KR100257161B1 (en) | 1997-03-07 | 1997-03-07 | Manufacturing method of heterojunction bipolar transistor |
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| KR100257161B1 KR100257161B1 (en) | 2000-05-15 |
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Family Applications (1)
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1997
- 1997-03-07 KR KR1019970007632A patent/KR100257161B1/en not_active IP Right Cessation
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| KR100257161B1 (en) | 2000-05-15 |
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