KR19980069263A - 동기식 스태틱 렌덤 엑세스 메모리장치 및 방법 - Google Patents

동기식 스태틱 렌덤 엑세스 메모리장치 및 방법 Download PDF

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Abstract

메모리 셀 내부에 형성되는 직류 전류 경로가 형성되는 것을 방지할 수 있는 동기식 스태틱 렌덤 엑세스 메모리 장치가 개시되어 있다. 본 발명에 따른 동기식 스태틱 렌덤 메모리 장치는 해당 워드 라인을 인에이블시키는 워드 라인 인에이블 신호가 디스에이블된 후에 해당 비트 라인과 해당되는 반전 비트 라인을 프리 차지시키는 프리 차지 신호가 프리 차지 상태로 전환될 수 있도록 구성되어 있다. 본 발명에 의하면, 동기식 스태틱 렌덤 엑세스 메모리 장치에 있어서, 정보의 기입 및 독출 동작 시에 직류 전류 경로가 형성되는 것을 방지하여 이로 인한 전력 소모를 방지할 수 있는 효과를 가진다.

Description

동기식 스태틱 렌덤 엑세스 메모리 장치 및 방법
본 발명은 동기식 스태틱(Static) 렌덤 엑세스 메모리 장치에 관한 것으로서, 특히 스태틱 메모리 셀(Cell) 내부에 직류 전류 경로가 형성되지 않는 동기식 스태틱 렌덤 엑세스 메모리 장치에 관한 것이다.
시스템의 고성능화에 따라 중앙 정보 처리부(CPU: Central Processing Unit)와 다이나믹 렌덤 엑세스 메모리 장치와의 속도 차이가 커지게 되면서 캐시(cache) 메모리의 채용 범위가 확대되고, 따라서 스태틱 렌덤 엑세스 메모리 장치에 대한 요구가 증가되고 있다. 특히 중앙 정보 처리부(CPU)의 클럭 주파수가 증가됨에 따라 요구되는 속도에 부응하기 위하여 스태틱 렌덤 엑세스 메모리 장치도 비동기식 스태틱 렌덤 엑세스 메모리 장치로부터 동기식 스태틱 렌덤 엑세스 메모리 장치로 전환되고 있다.
도 1은 종래의 동기식 스태틱 렌덤 엑세스 메모리 장치의 일반적인 구조를 나타내는 블록도이다.
도 1을 참조하면, 종래의 스태틱 렌덤 엑세스 메모리 장치의 일반적인 구조는 제어 블록(110), 디코더 및 워드 라인 드라이버 블록(120), 프리 차지 신호 구동부(130), 메모리 비트 셀 블록(140) 및 입출력 버퍼 및 센싱 증폭 블록(150)을 포함한다.
제어 블록(110)은 메모리 비트 셀 블록(100)에 저장되어 있는 정보를 독출하거나 외부로부터 입력되는 정보를 메모리 비트 셀 블록(100)으로 기입하는 데 필요한 제어 신호들, 즉 디코더 구동 신호(dec_drv) 등을 발생시킨다.
디코더 및 워드 라인 드라이버 블록(120)은 제어 블록(110)으로부터 출력되는 디코더 구동신호(dec_drv)에 의해서 제어되어 해당 워드 라인을 인에이블시키기 위한 워드 라인 인에이블 신호(WL)를 출력한다.
프리 차지 신호 구동부(130)는 제어 블록(110)으로부터 출력되는 디코더 구동 신호(dec_drv)를 소정 기간 지연하여 이를 프리 차지 신호(col_prech)로서 출력한다.
메모리 비트 셀 블록(140)은 다수의 스태틱 메모리 셀들로써 구성되어 있다. 다수의 스태틱 메모리 셀들은 각각 비트 라인(Bit Line)과 반전 비트 라인(Bit Line Bar) 사이에 형성되어 있으며 해당 워드 라인(Word Line)에 의해서 인에이블(Enable)되어 비트 라인과 반전 비트 라인에 의해서 정보의 기입 및 독출이 이루어진다. 즉, 다수의 스태틱 메모리 셀들은 외부에서 입력되는 어드레스 정보에 따라 제어 블록(110)과 디코더 및 워드 라인 드라이버 블록(120)을 통하여 인식되는 해당 워드 라인에 의해서 엑세스되어 해당 비트 라인과 반전 비트 라인을 통하여 정보 기입 및 독출이 이루어진다.
입출력 버퍼 및 센싱 증폭 블록(150)은 메모리 비트 셀 블록(140)의 비트 라인과 반전 비트라인을 통하여 독출되는 정보를 감지하고 이를 외부 시스템에서 인식할 수 있는 레벨로 증폭하여 출력한다.
도 2는 종래의 동기식 스태틱 렌덤 엑세스 메모리 장치의 동작을 설명하기 위한 여러 신호들의 타이밍도이다.
도 1과 2를 참조하면, 외부로부터 어드레스가 입력이 되면, 제어 블록(110)은 디코더 구동 신호(dec_drv)를 출력하여 디코더 및 워드 라인 구동 블록(120)과 프리 차지 구동 블록(13)으로 입력시킨다.
프리 차지 구동 블록(130)은 디코더 구동 신호(dec_drv)를 입력하여 이를 소정 시간, 예컨대 t1만큼 지연하여 프리 차지 신호(col_prech)로서 출력한다. 여기서 프리 차지 신호(col_prech)는 로우('L') 레벨로 액티브되는 신호이다. 즉, 프리 차지 신호(col_prech)가 로우('L') 레벨인 경우에만 해당 비트라인과 반전 비트라인이 하이('H') 레벨로 프리 차지된다.
디코더 및 워드 라인 구동 블록(120)은 디코더 구동 신호(dec_drv)를 입력하여 소정 기간, 예컨대 t2후에 워드 라인 인에이블 신호(WL)를 출력한다. 여기서 소정 시간 t2는 소정 시간 t1보다 상대적으로 긴 시간이다.
따라서, 독출을 위한 동작에서 프리 차지 신호(col_prech)는 해당 비트라인과 반전 비트라인을 하이('H') 레벨의 상태로 프리 차지 시킨다. 이러한 상태에서 워드 라인 인에이블 신호(WL)에 의해서 해당 워드 라인이 인에이블되면 해당 스태틱 메모리 셀에 저장되어 있던 정보에 따라 하이('H') 레벨로 프리 차지 되어 있는 비트라인과 반전 비트라인 중에서 하나를 디스차지시키는 동작에 의해서 비트라인과 반전 비트라인 사이에 전위차이를 형성하게 된다. 비트라인과 반전 비트라인 사이에 형성되는 전위 차이를 입출력 버퍼 및 센싱 증폭 블록(150)이 감지하여 이를 외부 시스템에서 인식할 수 있는 레벨로 증폭하여 외부로 전달한다.
도 2에 나타나 있는 바와 같이, 디코더 구동 신호(dec_drv)가 하이('H') 레벨로 될 때 프리 차지 신호(col_prech)는 소정의 지연 시간, t1후에 하이('H') 레벨의 상태가 되며 워드 라인 인에이블 신호(WL)는 디코더 및 워드 라인 구동 블록(120)에 의해 소정의 지연 시간, t2후에 하이('H') 레벨로 인에이블된다. 한편 프리 차지 신호(col_prech)가 다시 로우('L') 레벨의 프리 차지 상태로 갈 때 워드 라인 인에이블 신호(WL)는 그로부터 소정의 지연 시간, t3후에 로우('L') 레벨로 디스에이블된다. 따라서 프리 차지 신호(col_prech)가 프리 차지 상태에 있고 워드 라인 인에이블 신호(WL)가 인에이블되어 있는 기간인 t3동안 해당되는 스태틱 메모리 셀 내부에 직류 전류 경로가 형성되게 되어 전력 소모가 증가하게되는 문제점이 있다.
도 3은 메모리 셀 내부에 형성되는 직류 전류 경로를 나타내고 있다.
도 3을 참조하면, 스태틱 메모리 셀은 워드 라인(W/L), 비트라인(BL), 반전 비트라인(/BL), 메모리 셀(210), 셀 인에이블 수단들(220,230), 및 프리 차지 수단들(240,250)을 구비한다.
셀 인에이블 수단(220)은 비트라인(BL)과 메모리 셀(210) 사이에 접속되어 있고, 워드 라인(W/L)에 전달되는 워드 라인 인에이블 신호(WL)에 의해서 게이팅된다.
셀 인에이블 수단(230)은 반전 비트라인(/BL)과 메모리 셀(210) 사이에 접속되어 있고, 워드 라인(W/L)에 전달되는 워드 라인 인에이블 신호(WL)에 의해서 게이팅된다.
프리 차지 수단(240)은 전원 단자(VDD)와 비트라인(BL) 사이에 접속되어 있고 프리 차지 신호(col_prech)에 의해서 게이팅된다.
프리 차지 수단(250)은 전원 단자(VDD)와 반전 비트라인(/BL) 사이에 접속되어 있고 프리 차지 신호(col_prech)에 의해서 게이팅된다.
도 2와 3을 참조하면, 워드 라인 인에이블 신호(WL)가 디스에이블되기 전에 프리 차지 신호(col_prech)가 로우('L') 레벨의 프리 차지 상태로 되돌아 가므로, 워드 라인 인에이블 신호(WL)가 디스에이블 될 때 까지는 도 3에 나타나 있는 바와 같은 직류 전류 경로(260)가 형성되어 전력 소모가 발생하게 되는 문제점을 가지게 된다.
따라서, 본 발명은 동기식 스태틱 렌덤 엑세스 메모리 장치에 있어서, 정보의 기입 및 독출 작용 과정에서 불필요한 직류 전류 경로가 형성되지 않게 하여 전력 소모를 감소시킬 수 있는 동기식 스태틱 렌덤 엑세스 메모리 장치를 제공하는 데 있다.
본 발명의 다른 목적은 동기식 스태틱 렌덤 엑세스 메모리 장치에 있어서, 정보의 기입 및 독출 작용 과정에서 불필요한 직류 전류 경로가 형성되지 않게 하여 전력 소모를 감소시킬 수 있는 동기식 스태틱 렌덤 엑세스 메모리 장치의 구동 방법을 제공하는 데 있다.
도 1은 종래의 동기식 스태틱 렌덤 엑세스 메모리 장치의 블록도이다.
도 2는 도 1의 동작을 설명하기 위한 여러 신호들의 타이밍도이다.
도 3은 도 1에 있어서 메모리 셀 내부에 형성되는 직류 전류 경로를 나타내기 위한 회로도이다.
도 4는 본 발명의 실시예에 따른 동기식 스태틱 렌덤 엑세스 메모리 장치의 블록도이다.
도 5는 도 4에 있어서 프리 차지 구동 블록의 구체적인 일실시예에 따른 회로도이다.
도 6은 도 4의 동작을 설명하기 위한 여러 신호들의 타이밍도이다.
도 7은 본 발명의 다른 실시예에 따른 동기식 스태틱 렌덤 엑세스 메모리 장치의 구동 방법을 나타내고 있는 흐름도이다.
* 도면의 부호에 대한 자세한 설명
VDD: 전원 단자, GND: 접지 단자,
WL: 워드 라인 인에이블 신호, dec_drv: 디코더 구동 신호,
col_prech: 프리 차지 신호, W/L: 워드 라인,
BL: 비트 라인, /BL: 반전 비트 라인,
ADDR: 어드레스, CLK: 클럭 신호.
상기 목적을 달성하기 위하여, 본 발명에 따른 동기식 스태틱 렌덤 메모리 장치는, 외부로부터 어드레스가 입력되면, 일종의 펄스 신호인 디코더 구동 신호를 발생시키는 제어 회로; 상기 디코더 구동 신호에 의해서 제어되어, 상기 어드레스 정보를 디코딩하고, 해당 워드 라인을 소정 기간 인에이블시키는 워드 라인 인에이블 신호를 출력하는 디코더 및 워드 라인 구동 블록; 상기 디코더 구동 신호를 입력하여 이를 소정 기간 지연시키고, 상기 워드 라인 인에이블 신호가 액티브되어 있는 동안은 액티브되지 않도록 충분한 펄스 구간을 형성하여 이를 프리 차지 신호로서 출력하는 프리 차지 구동부; 다수의 스태틱 메모리 셀들로써 구성되어 있고, 상기 다수의 스태틱 메모리 셀들은 각각 해당 워드라인을 상기 워드 라인 인에이블 신호에 의해서 인에이블시키므로써 엑세스되고, 상기 다수의 스태틱 메모리 셀들로부터의 정보의 독출이 상기 프리 차지 신호에 의해서 프리 차지 되어 있는 비트라인과 반전 비트라인을 통하여 이루어지는 메모리 비트 셀 블록; 및 상기 메모리 비트 셀 블록으로부터 출력되는 정보를 입력하여 이를 감지하고 외부 시스템에서 인식할 수 있는 레벨로 증폭하여 출력하는 입출력 버퍼 및 센싱 블록을 구비하고, 상기 다수의 스태틱 메모리 셀들은 정보의 기입 및 독출 동작에 있어서 직류 전류 경로를 형성하지 않는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위하여 본 발명에 따른 동기식 스태틱 렌덤 엑세스 메모리 장치의 구동 방법은 하이 레벨로 프리 차지 되어 있는 비트라인과 반전 비트라인을 플로팅시키는 플로팅 단계; 상기 플로팅 단계 후에 해당 워드 라인을 인에이블시키는 워드 라인 인에이블 단계; 상기 워드 라인 인에이블 단계 후에 메모리 셀에 저장되어 있는 정보에 따라 상기 비트라인과 상기 반전 비트라인 중에서 하나를 디스차지시키는 디스차지 단계; 상기 디스차지 단계 후에 해당 워드 라인을 디스에이블시키는 워드 라인 디스에이블 단계; 및 상기 워드 라인 디스에이블 단계 후에 플로팅되어 있는 상기 비트라인과 상기 반전 비트라인을 다시 프리 차지시키는 프리 차지 단계를 구비하는 것을 특징으로 한다.
이어서 첨부한 도면을 참조하여 본 발명의 구체적인 실시예에 대하여 자세히 설명하기로 한다.
도 4는 본 발명의 실시예에 따른 동기식 스태틱 렌덤 엑세스 메모리 장치의 블록도를 나타내고 있다.
도 4를 참조하면, 본 발명의 실시예에 따른 동기식 스태틱 렌덤 엑세스 메모리 장치는 제어 블록(410), 디코더 및 워드 라인 구동 블록(420), 프리 차지 구동부(430), 메모리 비트 셀 블록(440) 및 입출력 및 센싱 블록(450)을 구비한다.
제어 블록(410)은 메모리 비트 셀 블록(440)에 저장되어 있는 정보를 독출하거나 외부로부터 입력되는 정보를 메모리 비트 셀 블록(440)으로 기입하는 데 필요한 제어 신호들을 발생시킨다.
디코더 및 워드 라인 드라이버 블록(420)은 제어 블록(410)으로부터 출력되는 디코더 구동신호(dec_drv)에 의해서 제어되어 해당 워드 라인을 인에이블시키기 위한 워드 라인 인에이블 신호(WL)를 출력한다.
프리 차지 신호 구동부(430)는 제어 블록(410)으로부터 출력되는 디코더 구동 신호(dec_drv)를 소정 기간 지연하고 또한 워드 라인 인에이블 신호(WL)가 액티브되어 있는 동안은 액티브되지 않도록 충분한 펄스 구간을 형성하여 이를 프리 차지 신호(col_prech)로서 출력한다.
메모리 비트 셀 블록(440)은 다수의 스태틱 메모리 셀들로써 구성되어 있다. 다수의 스태틱 메모리 셀들은 각각 비트라인과 반전 비트라인 사이에 형성되어 있으며 해당 워드 라인에 의해서 인에이블되어 비트라인과 반전 비트라인에 의해서 정보의 기입 및 독출이 이루어진다. 즉, 다수의 스태틱 메모리 셀들은 외부에서 입력되는 어드레스 정보에 따라 제어 블록(410)과 디코더 및 워드 라인 드라이버 블록(420)을 통하여 인식되는 해당 워드 라인에 의해서 엑세스되어 해당 비트라인과 반전 비트라인을 통하여 기입 및 독출이 이루어진다.
입출력 버퍼 및 센싱 증폭 블록(450)은 메모리 비트 셀 블록(440)의 비트라인과 반전 비트라인을 통하여 독출되는 정보를 감지하고 이를 외부 시스템에서 인식할 수 있는 레벨로 증폭하여 출력한다.
도 6은 도 4의 동작을 설명하기 위한 여러 신호들의 타이밍도이다.
도 4와 6을 참조하면, 외부로부터 어드레스가 입력이 되면, 제어 블록(410)은 디코더 구동 신호(dec_drv)를 출력하여 디코더 및 워드 라인 구동 블록(420)과 프리 차지 구동 블록(430)으로 입력시킨다.
프리 차지 구동 블록(430)은 디코더 구동 신호(dec_drv)를 입력하여 소정 시간, 예컨대 t1만큼 지연하고 또한 워드 라인 인에이블 신호(WL)가 액티브되어 있는 구간동안 프리 차지 상태에 있지 않도록 충분히 펄스 구간을 증가시키어 이를 프리 차지 신호(col_prech)로서 출력한다. 여기서 프리 차지 신호(col_prech)는 로우('L') 레벨로 액티브되는 신호이다. 즉 프리 차지 신호(col_prech)가 로우('L') 레벨인 경우에만 해당 비트라인과 반전 비트라인이 하이('H') 레벨로 프리 차지된다.
디코더 및 워드 라인 구동 블록(420)은 디코더 구동 신호(dec_drv)를 입력하여 소정 기간, 예컨대 t2후에 워드 라인 인에이블 신호(WL)를 출력한다. 여기서 소정 시간 t2는 소정 시간 t1보다 상대적으로 긴 시간이다.
따라서, 독출을 위한 동작에 있어서, 로우('L') 레벨의 프리 차지 상태에 있는 프리 차지 신호(col_prech)는 해당 비트라인과 반전 비트라인을 하이('H') 레벨의 상태로 프리 차지 시킨다. 그리고 프리 차지 신호(col_prech)는 하이('H') 레벨의 평가(Evaluate) 상태가 되어 해당 비트라인과 반전 비트라인을 플로팅시킨다. 이러한 상태에서 워드 라인 인에이블 신호(WL)에 의해서 해당 워드 라인이 인에이블되면 해당되는 스태틱 메모리 셀에 저장되어 있던 정보에 따라 하이('H') 레벨로 프리 차지 되어 있는 비트라인과 반전 비트라인 중에서 하나를 디스차지시키는 동작에 의해서 비트라인과 반전 비트라인 사이에 전위차이를 형성하게 된다. 비트라인과 반전 비트라인 사이에 형성되는 전위 차이를 입출력 버퍼 및 센싱 증폭 블록(450)이 감지하여 이를 외부 시스템에서 인식할 수 있는 레벨로 증폭하여 외부로 전달한다. 플로팅되어 있는 해당 비트라인과 반전 비트라인은 워드 라인 인에이블 신호(WL)가 디스에이블되고 난 다음에 다시 프리 차지 상태로 돌아가는 프리 차지 신호(col_prech)에 의해서 프리 차지된다.
이와 같이, 워드 라인 인에이블 신호(WL)가 디스에이블되고 난 다음에 프리 차지 신호(col_prech)를 프리 차지 상태로 전환하도록 회로를 구성함으로써 해당되는 스태틱 메모리 셀 내부에 직류 전류 경로가 형성되지 않게 되어 전력 소모를 줄일 수 있다.
도 7은 본 발명의 다른 실시예에 따른 동기식 스태틱 렌덤 엑세스 메모리 장치의 구동 방법을 나타내고 있는 흐름도이다.
도 7을 참조하면, 본 발명의 다른 실시예에 따른 동기식 스태틱 렌덤 엑세스 메모리 장치의 구동, 특히 메모리 셀에 저장되어 있는 정보를 독출하는 방법은 플로팅 단계(510), 워드 라인 인에이블 단계(520), 디스 차지 단계(530), 워드 라인 디스에이블 단계(540) 및 프리 차지 단계(550)를 구비한다.
플로팅 단계(510)는 하이('H') 레벨로 프리 차지 되어 있는 해당 비트라인과 반전 비트라인을 플로팅시킨다.
워드 라인 인에이블 단계(520)는 플로팅 단계(510) 후에 해당 워드 라인을 인에이블시킨다.
디스차지 단계(530)는 워드 라인 인에이블 단계(520) 후에 메모리 셀에 저장되어 있는 정보에 따라 해당 비트라인과 반전 비트라인 중에서 하나를 디스차지시킨다. 예를 들면, 해당되는 메모리 셀에 저장되어 있는 정보가 데이터 1인 경우에는 해당되는 반전 비트라인이 디스 차지 되어 해당 비트라인과 해당되는 반전 비트라인 사이에 전위차이가 형성되게 된다. 따라서 해당 비트라인과 해당되는 반전 비트라인 사이에 전위차이는 센싱 증폭 수단을 통하여 감지되고 외부 시스템이 인식할 수 있는 레벨로 증폭되어 외부로 전달된다.
워드 라인 디스에이블 단계(540)는 디스차지 단계(530) 후에 해당 워드 라인을 디스에이블시킨다.
프리 차지 단계(550)는 워드 라인 디스에이블 단계(540) 후에 플로팅되어 있는 해당 비트라인과 해당되는 반전 비트라인을 다시 프리 차지시킨다.
이와 같이, 워드 라인 디스에이블 단계(540) 후에 해당 비트라인과 해당되는 반전 비트라인을 프리 차지시킴으로써 해당되는 메모리 셀 내부에 직류 전류 경로가 형성되지 않게 되어 전력 소모를 감소시킬 수 있다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
본 발명에 의하면, 동기식 스태틱 렌덤 엑세스 메모리 장치에 있어서, 해당 비트라인과 해당되는 반전 비트라인을 워드 라인을 디스에이블시킨 다음에 프리 차지시킴으로써 해당되는 메모리 셀 내부에 직류 전류 경로가 형성되는 것을 방지할 수 있어 이로 인한 전력 소모를 방지할 수 있게되는 효과를 가진다.

Claims (10)

  1. 동기식 스태틱 렌덤 엑세스 메모리 장치에 있어서,
    외부로부터 어드레스가 입력되면, 일종의 펄스 신호인 디코더 구동 신호를 발생시키는 제어 회로;
    상기 디코더 구동 신호에 의해서 제어되어, 상기 어드레스 정보를 디코딩하고, 해당 워드 라인을 소정 기간 인에이블시키는 워드 라인 인에이블 신호를 출력하는 디코더 및 워드 라인 구동 블록;
    상기 디코더 구동 신호를 입력하여 이를 소정 기간 지연시키고, 상기 워드 라인 인에이블 신호가 액티브되어 있는 동안은 액티브되지 않도록 충분한 펄스 구간을 형성하여 이를 프리 차지 신호로서 출력하는 프리 차지 구동부;
    다수의 스태틱 메모리 셀들로써 구성되어 있고, 상기 다수의 스태틱 메모리 셀들은 각각 해당 워드라인을 상기 워드 라인 인에이블 신호에 의해서 인에이블시키므로써 엑세스되고, 상기 다수의 스태틱 메모리 셀들로부터의 정보의 독출이 상기 프리 차지 신호에 의해서 프리 차지 되어 있는 비트라인과 반전 비트라인을 통하여 이루어지는 메모리 비트 셀 블록; 및
    상기 메모리 비트 셀 블록으로부터 출력되는 정보를 입력하여 이를 감지하고 외부 시스템에서 인식할 수 있는 레벨로 증폭하여 출력하는 입출력 버퍼 및 센싱 블록을 구비하고,
    상기 다수의 스태틱 메모리 셀들은 정보의 기입 및 독출 동작에 있어서 직류 전류 경로를 형성하지 않는 것을 특징으로 하는 동기식 스태틱 렌덤 엑세스 메모리 장치.
  2. 제1항에 있어서, 상기 프리 차지 구동부는
    상기 디코더 구동 신호를 입력하여 이를 소정 기간 지연시키는 지연부;
    전원 단자에 한 단자가 접속되어 있고, 상기 디코더 구동 신호에 의하여 게이팅되는 제 1 트랜지스터;
    상기 제 1 트랜지스터의 다른 단자에 한 단자가 접속되어 있고, 상기 지연부로부터 출력되는 신호에 의해서 게이팅되는 제 2 트랜지스터;
    상기 제 2 트랜지스터의 다른 단자와 접지 단자 사이에 접속되어 있고, 상기 디코더 구동 신호에 의해서 게이팅되는 제 3 트랜지스터; 및
    상기 제 2 트랜지스터와 상기 제 3 트랜지스터가 서로 접속되어 있는 단자로부터 출력되는 신호를 입력하여 이를 인버팅하여 이를 상기 프리 차지 신호로서 출력하는 인버터를 구비하는 것을 특징으로 하는 동기식 스태틱 렌덤 엑세스 메모리 장치.
  3. 제2항에 있어서, 상기 제 1 트랜지스터는 PMOS인 것을 특징으로 하는 동기식 스태틱 렌덤 엑세스 메모리 장치.
  4. 제2항에 있어서, 상기 제 2 트랜지스터는 PMOS인 것을 특징으로 하는 동기식 스태틱 렌덤 엑세스 메모리 장치.
  5. 제2항에 있어서, 상기 제 3 트랜지스터는 NMOS인 것을 특징으로 하는 동기식 스태틱 렌덤 엑세스 메모리 장치.
  6. 제2항에 있어서, 상기 메모리 비트 셀 블록을 구성하고 있는 다수의 스태틱 메모리 셀들은 각각
    정보를 저장하는 메모리 셀;
    상기 비트라인과 상기 메모리 셀 사이에 접속되어 있으며 상기 워드 라인에 의해서 게이팅되는 제 1 셀 인에이블 수단;
    상기 반전 비트라인과 상기 메모리 셀 사이에 접속되어 있으며 상기 워드 라인에 의해서 게이팅되는 제 2 셀 인에이블 수단; 및
    상기 비트라인과 상기 반전 비트라인을 프리 차지시키는 프리 차지부를 구비하는 것을 특징으로 하는 동기식 스태틱 렌덤 엑세스 메모리 장치.
  7. 제6항에 있어서, 상기 프리 차지부는
    상기 프리 차지 신호에 의해서 상기 비트라인을 하이 레벨로 프리 차지시키는 비트라인 프리 차지부; 및
    상기 프리 차지 신호에 의해서 상기 반전 비트라인을 하이 레벨로 프리 차지시키는 반전 비트라인 프리 차지부를 구비하는 것을 특징으로 하는 동기식 스태틱 렌덤 엑세스 메모리 장치.
  8. 제7항에 있어서, 상기 비트라인 프리 차지부는 전원 단자와 상기 비트라인 사이에 접속되어 있고, 상기 프리 차지 신호에 의해서 게이팅되는 PMOS 트랜지스터인 것을 특징으로 하는 동기식 스태틱 렌덤 엑세스 메모리 장치.
  9. 제7항에 있어서, 상기 반전 비트라인 프리 차지부는 전원 단자와 상기 반전 비트라인 사이에 접속되어 있고, 상기 프리 차지 신호에 의해서 게이팅되는 PMOS 트랜지스터인 것을 특징으로 하는 동기식 스태틱 렌덤 엑세스 메모리 장치.
  10. 다수의 스태틱 메모리 셀들을 구비하는 동기식 스태틱 렌덤 엑세스 메모리 장치에 있어서,
    하이 레벨로 프리 차지 되어 있는 비트라인과 반전 비트라인을 플로팅시키는 플로팅 단계;
    상기 플로팅 단계 후에 해당 워드 라인을 인에이블시키는 워드 라인 인에이블 단계;
    상기 워드 라인 인에이블 단계 후에 메모리 셀에 저장되어 있는 정보에 따라 상기 비트라인과 상기 반전 비트라인 중에서 하나를 디스차지시키는 디스차지 단계;
    상기 디스차지 단계 후에 해당 워드 라인을 디스에이블시키는 워드 라인 디스에이블 단계; 및
    상기 워드 라인 디스에이블 단계 후에 플로팅되어 있는 상기 비트라인과 상기 반전 비트라인을 다시 프리 차지시키는 프리 차지 단계를 구비하는 것을 특징으로 하는 동기식 스태틱 렌덤 엑세스 메모리 장치의 구동 방법.
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