KR19980067979A

KR19980067979A - 테스트기능을 갖는 집적회로

Info

Publication number: KR19980067979A
Application number: KR1019970004374A
Authority: KR
Inventors: 문상준
Original assignee: 김광호; 삼성전자 주식회사
Priority date: 1997-02-14
Filing date: 1997-02-14
Publication date: 1998-10-15
Also published as: KR100255958B1

Abstract

본 발명은 테스트기능을 갖는 반도체회로에 관한 것으로, 소정의 테스트패턴을 발생시키는 테스트패턴발생부와; 소정의 기능을 수행하면서, 상기 테스트패턴발생부로부터 입력된 테스트데이타를 처리하여 출력시키는 테스트대상회로부와; 상기 테스트대상회로부로부터 수행된 테스트결과에 따라 회로의 적정동작여부를 판별하는 판단부와; 소정의 테스트제어신호에 기초하여 상기 테스트패턴발생부로부터 소정의 테스트패턴이 선택출력되도록 제어하고, 테스트대상회로부로부터 수행된 테스트결과를 상기 판단부에서 판단하도록 제어하는 테스트제어부를 구비하여 구성되어, 테스트패턴을 발생시킬 수 있고, 발생된 테스트패턴에 기초하여 테스트결과를 판별할 수 있다.

Description

테스트기능을 갖는 집적회로

본 발명은 반도체회로에 관한 것으로, 좀 더 구체적으로는 반도체칩에 테스트회로를 구비하고 반도체회로의 정상동작여부를 판별할 수 있는 테스트기능을 갖는 집적회로에 관한 것이다.

근래의 이른바 실리콘 온 시스템(Silicon On System) 또는 시스템 온 실리콘(System On Silicon)이라는 추세에 맞추어 하나의 집적회로(IC)내에 여러 가지 기능의 시스템을 집적시키려는 노력이 계속되고 있다.

이러한 소정의 집적회로에 대한 테스트를 수행하기 위해서는 소정의 테스트기능블럭을 구비하고 테스트를 진행하게 된다. 즉, 집적회로내의 소정의 기능블록에서 수행된 테스트결과를 판별하여 회로동작의 적격여부를 판단하게 된다.

이와 같은 반도체칩의 테스트는 칩의 기능이 다양해지고 그 구조가 복잡하게 됨으로써 게이트수가 증가하게 되고, 테스트에 소요되는 시간이 증가하면서 테스트성능이 저하되는 경향이 있게 된다. 즉, 소위 테스트신뢰성(Testability)이 낮아지게 되는 문제점이 있다.

이러한 문제점을 극복하기 위하여 회로를 설계할 때부터 테스트신뢰성을 고려하여 회로를 설계하는 것을 DFT(Design For Testability)라 한다. DFT기법중의 하나로서 반도체칩의 회로내에 자체 테스트회로를 구성시키는 것을 이른바 BIST(Built In Self Test)라 일컫는다.

BIST는 일부블록이나 전체블록을 외부에서 액세스하여 테스트하기 곤란하거나 테스트시간을 줄이고자 하는 경우에 일반적으로 사용된다. 즉, 회로가 복잡해지고 기능이 다양화 됨에 따라, 외부에서 테스트벡터를 입력시키고 응답을 측정해서 적격여부를 판별하기 어려우므로 BIST의 사용이 증대되고 있다.

그러므로 BIST회로는 테스트의 기초자료가 되는 테스트입력벡터(Test Input Vector)를 생성하고, 테스트를 수행한 후의 응답에 대해 적격여부를 판별할 수 있는 판별회로를 구비하고 있어야 한다. 그러나 이와 같이 테스트대상회로에 대한 응답은 시간에 따라 순차적으로 출력되기 때문에 이를 모두 비교하는 회로를 구성하는 것은 회로를 비효율적으로 만들게 한다. 그러므로 반도체칩의 순차적인 응답특성을 추출해 내는 신호분석(Signature Analysis)을 이용하여 적격여부를 판별하는 방법을 이용하게 되는데, 이러한 판별방법은 실제의 특성은 다르지만 결과가 같게 되는 모사결과(Aliasing)가 발생하게 된다.

따라서, 본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 테스트패턴을 발생시킬 수 있고, 발생된 테스트패턴에 기초하여 테스트결과를 판별할 수 있는 테스트기능을 갖는 반도체회로를 제공함에 그 목적이 있다.

도 1은 본 발명에 따른 테스트기능을 갖는 집적회로를 도시한 블록도;

도 2는 본 발명의 실시예에 따른 선형피드백 쉬프트레지스터의 구성을 도시한 도면;

도 3은 테스트기능을 갖는 집접회로에서 판단부의 구성의 일예를 도시한 도면;

도 4는 본 발명의 실시예에 따른 테스트기능을 갖는 집적회로에서 판단부의 구성 및 판단출력신호를 도시한 도면.

*도면의 주요 부분에 대한 부호의 설명

10 : 반도체칩 20 : 테스트패턴발생부

30 : 테스트제어부 40 : 테스트대상회로부

50 : 판단부 60 : 반도체회로부

210, 230, 250, 270 : XOR게이트 220, 240, 260 : D플립플롭

상술한 목적을 달성하기 위해 제안된 본 발명의 특징에 의하면, 테스트기능을 갖는 반도체회로는 소정의 테스트패턴을 발생시키는 테스트패턴발생부와; 소정의 기능을 수행하면서, 상기 테스트패턴발생부로부터 입력된 테스트데이타를 처리하여 출력시키는 테스트대상회로부와; 상기 테스트대상회로부로부터 수행된 테스트결과에 따라 회로의 적정동작여부를 판별하는 판단부와; 소정의 테스트제어신호에 기초하여 상기 테스트패턴발생부로부터 소정의 테스트패턴이 선택출력되도록 제어하고, 테스트대상회로부로부터 수행된 테스트결과를 상기 판단부에서 판단하도록 제어하는 테스트제어부를 포함한다.

이 특징의 바람직한 실시예에 있어서, 상기 테스트대상회로부는 소정의 제1테스트데이타를 나타내는 제1테스트신호를 출력하는 수단과; 소정의 제2테스트데이타를 나타내는 제2테스트신호를 출력하는 수단과; 소정의 제3테스트데이타를 나타내는 제3테스트신호를 출력하는 수단을 포함한다.

이 특징의 바람직한 실시예에 있어서, 상기 판단부는 소정의 제1테스트결과를 나타내는 제1테스트판단신호를 출력하는 수단과; 소정의 제2테스트결과를 나타내는 제2테스트판단신호를 출력하는 수단과; 소정의 제3테스트결과를 나타내는 제3테스트판단신호를 출력하는 수단과; 소정의 제4테스트결과를 나타내는 제4테스트판단신호를 출력하는 수단과; 소정의 제5테스트결과를 나타내는 제5테스트판단신호를 출력하는 수단과; 소정의 제6테스트결과를 나타내는 제6테스트판단신호를 출력하는 수단을 포함한다.

이 특징의 바람직한 실시예에 있어서, 상기 판단부는 테스트대상회로부로 부터의 제1테스트신호와 소정의 제1테스트피드백신호를 배타적 논리합시켜 제1테스트판단신호를 출력시키는 제1배타출력수단과; 상기 제1배타출력수단으로부터의 제1테스트판단신호를 기억한 후 소정의 클럭신호에 동기하여 제4테스트판단신호로 출력시키는 제1D플립플롭과; 테스트대상회로부로 부터의 제2테스트신호와 제4테스트판단신호를 배타적 논리합시켜 제2테스트판단신호를 출력시키는 제2배타출력수단과; 상기 제2배타출력수단으로 부터의 제2테스트판단신호를 기억한 후 소정의 클럭신호에 동기하여 제5테스트판단신호로 출력시키는 제2D플립플롭과; 테스트대상회로부로 부터의 제3테스트신호와 제5테스트판단신호를 배타적 논리합시켜 제3테스트판단신호를 출력시키는 제3배타출력수단과; 상기 제3배타출력수단으로 부터의 제3테스트판단신호를 기억한 후 소정의 클럭신호에 동기하여 제6테스트판단신호로 출력시키는 제3D플립플롭과; 상기 제2D플립플롭으로 부터의 제5테스트판단신호와 제3D플립플롭로 부터의 제6테스트판단신호를 배타적 논리합시켜 제1테스트피드백신호로 출력시키는 제4배타출력수단을 포함한다.

본 발명은 테스트기능을 갖는 반도체회로에 관한 것으로, 소정의 테스트패턴을 발생시키는 테스트패턴발생부와; 소정의 기능을 수행하면서, 상기 테스트패턴발생부로부터 입력된 테스트데이타를 처리하여 출력시키는 테스트대상회로부와; 상기 테스트대상회로부로부터 수행된 테스트결과에 따라 회로의 적정동작여부를 판별하는 판단부와; 소정의 테스트제어신호에 기초하여 상기 테스트패턴발생부로부터 소정의 테스트패턴이 선택출력되도록 제어하고, 테스트대상회로부로부터 수행된 테스트결과를 상기 판단부에서 판단하도록 제어하는 테스트제어부를 구비하여 구성되어, 테스트패턴을 발생시킬 수 있고, 발생된 테스트패턴에 기초하여 소정의 처리를 수행할 수 있으며, 수행된 테스트결과를 판별할 수 있다.

이하, 도 1 및 도 4를 참조하여 본 발명의 실시예를 상세히 설명한다.

도 1을 참조하면, 본 발명의 신규한 테스트기능을 갖는 반도체회로 테스트패턴발생부(20), 테스트제어부(30), 판단부(50)를 구비하여, 테스트패턴을 발생시킬 수 있고, 발생된 테스트패턴에 기초하여 소정의 처리를 수행할 수 있으며, 수행된 테스트결과를 판별할 수 있다.

일반적인 상태에서 반도체칩(10)의 반도체회로부(60)와 테스트대상회로부(40)는 고유한 회로의 기능을 수행하게 된다. 이때 입력되는 데이터는 입력단을 통해 상기 반도체회로부(60) 및 테스트대상회로부(40)로 입력되어 처리된 후 출력단을 통해 출력되게 된다.

만일, 소정의 테스트대상회로부(40)에 대해 정상동작여부를 판단하고자 하는 경우에는 테스트제어신호입력단을 통해 예컨대 로우레벨의 테스트동작이네이블신호를 입력시킨다. 그러면 테스트제어부(30)는 소정의 순서에 따라 자체테스트(Self Test)기능을 수행하게 된다.

테스트동작이 개시되면, 테스트제어부(30)는 먼저 테스트패턴발생부(20)를 통해 소정의 테스트패턴을 발생시키도록 제어한다. 이와같이 테스트패턴발생부(20)로부터 발생된 테스트패턴은 테스트대상회로부(40)의 입력신호로서 입력되어 처리된 후 출력되게 된다. 상기 테스트대상회로부(40)로부터 처리된 데이터는 판단부(50)로 입력되어 소정의 처리가 이루어진 후 적격동작여부를 판단하게 된다. 즉, 테스트제어부(30)는 판단부(50)를 제어하여, 상기 테스트패턴발생부(20)로부터 발생된 테스트패턴에 대응된 테스트결과과 테스트대상회로부(40)로부터 적정하게 출력되었는지를 판단하게 된다.

이와 같이 판단부(50)에서 판단된 결과는 반도체칩(10)의 소정의 테스트출력단을 통해 출력되게 된다. 따라서 테스트출력단을 통해 출력되는 테스트판단결과데이타를 참조하여 반도체칩의 정상동작여부를 판단할 수 있다.

도 3은 판단부(50)의 구성의 일예를 도시한 도면이다. 도면에서 참조부호 110, 130, 150, 170은 XOR게이트를 나타낸 것이고, 120, 140, 160은 D플립플롭을 나타낸 것이다.

도면에 도시된 바와 같이 XOR게이트(110,130,150)의 일측입력단으로는 테스트대상회로부(40)로 부터의 출력신호(a1, a2, a3)가 각각 입력된다. 상기 XOR게이트(130)의 타측입력단으로는 D플립플롭(120)의 출력신호(Q)가 입력된다. 그리고 XOR게이트(150)의 타측입력단으로는 D플립플롭(140)의 출력신호(Q)가 입력된다. 한편, 상기 XOR게이트(110)의 타측입력단으로는 상기 D플립플롭(140,160)의 출력신호(Q)가 XOR된후 입력되게 된다.

그리고 각 D플립플롭(120,140,160)의 출력단(Q)으로 부터의 판단결과데이타(Q1,Q2,Q3)가 각각 출력되게 된다. 여기서 각각의 D플립플롭(120,140,160)의 클럭입력단(CK)으로는 소정의 클럭(CLOCK)신호가 입력된다.

첫 번째 경우에 있어서, 이와 같이 구성된 종래의 판단부(50)의 입력단(a1 a2 a3)으로 예컨대 1 1 0(BIN)의 응답신호가 입력된 후, 0 1 0(BIN)의 응답신호가 입력되었다고 가정한다. 그러면 판단부(50)의 출력단(Q1 Q2 Q3)으로 예컨대 1 1 0(BIN)의 판단신호가 출력된 후, 1 0 1(BIN)의 판단신호가 출력된다.

두 번째 경우에 있어서, 상기와 같이 구성된 종래의 판단부(50)의 입력단(a1 a2 a3)으로 예컨대 1 0 0(BIN)의 응답신호가 입력된 후, 0 1 1(BIN)의 응답신호가 입력되었다고 가정한다. 그러면 판단부(50)의 출력단(Q1 Q2 Q3)으로 예컨대 0 1 1(BIN)의 판단신호가 출력된 후, 1 0 1(BIN)의 판단신호가 출력된다.

그러므로 상기 첫 번째 경우 및 두 번째 경우에 있어서 입력신호가 각각 다르게 입력되더라도 최종출력결과는 1 0 1(BIN)로 같게 나타나게 되는 오차가 발생하게 된다.

상기와 같은 판단부(50)에서의 오차를 해결하기 위해 구성된 본 발명에 따른 판단부는 도 4에 도시된 바와 같이 제1 내지 제4배타출력수단(210, 230, 250, 270)과 제1 내지 제3D플립플롭(220, 240, 260)을 구비하여 구성된다.

도면에 도시된 바와 같이 제1배타출력수단(210)의 일측입력단으로는 테스트대상회로부(40)로부터 소정의 제1테스트신호(a1), 제2배타출력수단(230)의 일측입력단으로는 제2테스트신호(a2), 제3배타출력수단(250)의 일측입력단으로는 제3테스트신호(a3)가 각각 입력된다.

상기 제2배타출력수단(230)의 타측입력단으로는 제1D플립플롭(220)의 출력신호가 입력된다. 그리고 제3배타출력수단(250)의 타측입력단으로는 상기 제2D플립플롭(240)의 출력신호가 입력된다. 한편, 제1배타출력수단(210)의 타측입력단으로는 상기 제2 및 제3D플립플롭(240,260)의 출력신호가 제4배타출력수단(270)에 의해 XOR된 후 입력된다. 또한, 제1D플립플롭(220)의 데이터입력단으로는 제1배타출력수단(210)으로 부터의 신호가 입력되게 된다.

한편, 상기 제1 내지 제3D플립플롭(220, 240, 260)의 클럭입력단(CK)으로는 소정의 클럭(CLOCK)신호가 입력된다.

도면에 도시된 바와 같이, 제1테스트판단신호(Q1)는 제1배타출력수단(210)으로부터, 제2테스트판단신호(Q2)는 제2배타출력수단(230)으로부터, 제3테스트판단신호(Q3)는 제3배타출력수단(250)으로부터, 제4테스트판단신호(Q11)는 제1D플립플롭(220)으로부터, 제5테스트판단신호(Q21)는 제2D플립플롭(240)으로부터, 제6테스트판단신호(Q31)는 제3D플립플롭(260)으로부터 각각 출력된다.

세 번째 경우에 있어서, 이와 같이 구성된 본 발명에 따른 판단부(50)의 입력단(a1 a2 a3)으로 예컨대 1 1 0(BIN)의 응답신호가 입력된 후, 0 1 0(BIN)의 응답신호가 입력되었다고 가정한다. 그러면 판단부(50)의 출력단( Q1 Q2 Q3 Q11 Q21 Q31 )으로 예컨대 1 0 1 1 1 0(BIN)의 판단신호가 출력된다.

네 번째 경우에 있어서, 상기와 같이 구성된 본 발명에 따른 판단부(50)의 입력단(a1 a2 a3)으로 예컨대 1 0 0(BIN)의 응답신호가 입력된 후, 0 1 1(BIN)의 응답신호가 입력되었다고 가정한다. 그러면 판단부(50)의 출력단( Q1 Q2 Q3 Q11 Q21 Q31 )으로 예컨대 1 0 1 0 1 1(BIN)의 판단신호가 출력된다.

그러므로 상기 세 번째 경우 및 네 번째 경우에 있어서 입력신호가 각각 다르게 입력되면 최종출력결과는 각각 다르게 나타난다. 여기서 결과 1 0 1 1 1 0(BIN)은 반도체칩이 정상적으로 동작되고 있다는 출력결과를 나타내고, 1 0 1 0 1 1(BIN)은 반도체칩이 비정상적으로 동작되고 있다는 것을 나타낸다. 따라서 입력되는 응답신호가 다른 경우에 있어서는 판단출력결과도 다르게 나타나게 된다.

상기 실시예에서는 테스트하고자 하는 패턴의 크기를 가변시킴으로써 출력결과를 다양하게 테스트할 수 있도록 플립플롭을 다단으로 구성하여도 가능하다.

본 발명은 종래의 반도체장치에 있어서 BIST회로는 테스트의 기초자료가 되는 테스트입력벡터를 생성하고, 테스트를 수행한 후의 응답에 대해 적격여부를 판별할 수 있는 판별회로를 구비하고 있어야 하고, 이와 같이 테스트대상회로에 대한 응답은 시간에 따라 순차적으로 출력되기 때문에 이를 모두 비교하는 회로를 구성하는 것은 회로를 비효율적으로 만들게 하며, 반도체칩의 순차적인 응답특성을 추출해 내는 신호분석을 이용하여 적격여부를 판별하는 방법을 이용하게 되면 실제의 특성은 다르지만 결과가 같게 되는 모사결과가 발생하게 되는 문제점을 해결한 것으로, 테스트패턴을 발생시킬 수 있고, 발생된 테스트패턴에 기초하여 소정의 처리를 수행할 수 있으며, 수행된 테스트결과를 판별할 수 있다.

Claims

소정의 테스트회로를 구비하고 테스트기능을 수행할 수 있는 반도체장치에 있어서:

소정의 테스트패턴을 발생시키는 테스트패턴발생부(20)와;

소정의 기능을 수행하면서, 상기 테스트패턴발생부(20)로부터 입력된 테스트데이타를 처리하여 출력시키는 테스트대상회로부(40)와;

상기 테스트대상회로부(40)로부터 수행된 테스트결과에 따라 회로의 적정동작여부를 판별하는 판단부(50)와;

소정의 테스트제어신호에 기초하여 상기 테스트패턴발생부(20)로부터 소정의 테스트패턴이 선택출력되도록 제어하고, 테스트대상회로부(40)로부터 수행된 테스트결과를 상기 판단부(50)에서 판단하도록 제어하는 테스트제어부(30)를 구비하여 구성된 것을 특징으로 하는 테스트기능을 갖는 반도체회로.
제 1 항에 있어서,

상기 테스트대상회로부(40)는 소정의 제1테스트데이타를 나타내는 제1테스트신호(a1)를 출력하는 수단과;

소정의 제2테스트데이타를 나타내는 제2테스트신호(a2)를 출력하는 수단과;

소정의 제3테스트데이타를 나타내는 제3테스트신호(a3)를 출력하는 수단을 구비하여 구성된 것을 특징으로 하는 테스트기능을 갖는 반도체회로.
제 1 항에 있어서,

상기 판단부(50)는 소정의 제1테스트결과를 나타내는 제1테스트판단신호(Q1)를 출력하는 수단과;

소정의 제2테스트결과를 나타내는 제2테스트판단신호(Q2)를 출력하는 수단과;

소정의 제3테스트결과를 나타내는 제3테스트판단신호(Q3)를 출력하는 수단과;

소정의 제4테스트결과를 나타내는 제4테스트판단신호(Q11)를 출력하는 수단과;

소정의 제5테스트결과를 나타내는 제5테스트판단신호(Q21)를 출력하는 수단과;

소정의 제6테스트결과를 나타내는 제6테스트판단신호(Q31)를 출력하는 수단을 구비하여 구성된 것을 특징으로 하는 테스트기능을 갖는 반도체회로.
제 1 항에 있어서,

상기 판단부(50)는 테스트대상회로부(40)로 부터의 제1테스트신호(a1)와 소정의 제1테스트피드백신호(a4)를 배타적 논리합시켜 제1테스트판단신호(Q1)를 출력시키는 제1배타출력수단(210)과;

상기 제1배타출력수단(210)으로부터의 제1테스트판단신호(Q1)를 기억한 후 소정의 클럭신호에 동기하여 제4테스트판단신호(Q11)로 출력시키는 제1D플립플롭(220)과;

테스트대상회로부(40)로 부터의 제2테스트신호(a2)와 제4테스트판단신호(Q11)를 배타적 논리합시켜 제2테스트판단신호(Q2)를 출력시키는 제2배타출력수단(230)과;

상기 제2배타출력수단(230)으로 부터의 제2테스트판단신호(Q2)를 기억한 후 소정의 클럭신호에 동기하여 제5테스트판단신호(Q21)로 출력시키는 제2D플립플롭(240)과;

테스트대상회로부(40)로 부터의 제3테스트신호(a3)와 제5테스트판단신호(Q21)를 배타적 논리합시켜 제3테스트판단신호(Q3)를 출력시키는 제3배타출력수단(250)과;

상기 제3배타출력수단(250)으로 부터의 제3테스트판단신호(Q3)를 기억한 후 소정의 클럭신호에 동기하여 제6테스트판단신호(Q31)로 출력시키는 제3D플립플롭(260)과;

상기 제2D플립플롭(240)으로 부터의 제5테스트판단신호(Q21)와 제3D플립플롭(260)로 부터의 제6테스트판단신호(Q31)를 배타적 논리합시켜 제1테스트피드백신호(a4)로 출력시키는 제4배타출력수단(270)을 구비하여 구성된 것을 특징으로 하는 테스트기능을 갖는 반도체회로.