KR19980064681A - Standard cellular integrated circuits - Google Patents
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Abstract
본 발명은 셀의 배치 배선 및 회로 변경의 용이화를 도모하고, 개발 기간의 단축화를 달성하는 것을 해결 과제로 한다.The present invention aims at facilitating the arrangement wiring and the circuit change of the cell, and achieving the shortening of the development period.
본 발명은 칩(1)상에 복수의 표준 셀(2)이 배열되어 이루어진 표준 셀행 사이의 빈 영역(3)에, 게이트 어레이에서 이용되는 기본 셀(4)을 배치 형성하여 구성된다.The present invention is constructed by arranging the basic cells 4 used in the gate array in the empty areas 3 between the standard cell rows in which a plurality of standard cells 2 are arranged on the chip 1.
Description
본 발명은 표준 셀에 의해 구축된 회로에 게이트 어레이의 기본 셀을 혼재시킨 표준 셀 방식의 집적 회로에 관한 것이다.The present invention relates to a standard cell integrated circuit in which a basic cell of a gate array is mixed in a circuit constructed by a standard cell.
표준 셀 방식은 미리 사람의 손이나 계산기에 의해서 설계되어 검증된 셀의 라이브러리를 이용하여 소정의 논리 기능을 만족시키는 집적 회로를 실현시키는 방식으로, 이 표준 셀 방식에서 이용되는 셀은 통상 단순한 논리 게이트나 플립플롭류의 논리 기능을 가지며, 기하학적으로는 높이는 일정하고, 폭이 가변 형상을 가지고 있는 경우가 많다. 도 7에 도시된 바와 같이, 이러한 표준 셀(100)은 일반적으로 칩(101)의 전면에 배치되는 일은 없으며, 표준 셀(100)을 결선하는 배선을 완성시키기 위해서 칩상(101)에는 표준 셀(100)간을 결선하기 위한 배선이 형성되는 배선 영역 또는 빈 영역(102)이 설치되어 있었다. 이 표준 셀(100)이 배치되어 있지 않은 빈 영역(102)은 트랜지스터등의 기능 소자가 아무것도 배치되지 않은 영역으로서 남겨지고, 단지 배선을 형성하기 위해서만 이용되었다.The standard cell method utilizes a library of cells designed and verified by a human hand or a calculator in advance to realize an integrated circuit that satisfies a given logic function. The cell used in this standard cell method is usually a simple logic gate. In addition, it has a logic function of flip-flops, and in many cases, has a geometrical shape with a constant height and a variable width. As shown in FIG. 7, the standard cell 100 is generally not disposed on the front surface of the chip 101, and the standard cell 100 may be formed on the chip 101 to complete the wiring for connecting the standard cell 100. The wiring area | region or the empty area | region 102 in which the wiring for wiring 100 is formed was provided. The empty region 102 in which the standard cell 100 is not arranged is left as a region in which no functional elements such as transistors are arranged, and only used for forming wiring.
이러한 표준 셀을 사용하여 구축되는 집적 회로에 있어서, 회로 변경등에 의해 설계 변경이 필요하게 되었을 경우에, 비록 트랜지스터의 소요가 변하지 않으면 배선의 수정만으로 끝나지만, 여분인 트랜지스터가 필요한 경우에는 새롭게 트랜지스터의 추가 배치가 필요하게 된다. 이 경우에는, 배선의 변경만으로는 끝나지 않게 되며, 배선 공정보다도 이전의 공정, 즉 트랜지스터를 구성하는 확산층이나 폴리 실리콘층을 형성하는 공정의 변경이 필요하게 되었다. 이 때문에, 트랜지스터의 추가 배치를 수반하는 회로 변경이 생기면, 개발 기간이 길어졌다.In an integrated circuit constructed using such a standard cell, when a design change is necessary due to a circuit change or the like, even if the transistor requirement does not change, only a modification of the wiring is completed, but when a spare transistor is needed, a new transistor is added. Placement is required. In this case, the wiring does not end only by changing the wiring, and thus, the process before the wiring process, that is, the process of forming the diffusion layer or the polysilicon layer constituting the transistor, is required. For this reason, if a circuit change with the additional arrangement of transistors occurs, the development period is long.
한편, 게이트 어레이 방식은 행렬상에 규칙적이고 또한 고정적으로 배치된 기본 셀을 결선함으로써 소정의 회로를 구축하는 방식이다. 이 방식에서 이용되는 기본 셀은 그것만으로는 논리 기능을 갖지 않는 것이나 또는 하나 또는 복수의 기본 셀을 결선하여 이루어지는 단순 게이트나 플립플롭 등의 단순한 논리셀이 있다. 이러한 게이트 어레이 방식의 집적 회로에 있어서, 특히 전면 부설형이라 불리는 것으로는, 미리 칩 전면에 똑같은 트랜지스터 어레이가 배열되고, 그 중의 일부를 사용함으로써 회로가 구축되어 있었다.On the other hand, the gate array method is a method of establishing a predetermined circuit by connecting the basic cells regularly and fixedly arranged in a matrix. The basic cell used in this manner does not have a logic function alone, or there are simple logic cells such as a simple gate or flip-flop made by connecting one or more basic cells. In such a gate array type integrated circuit, in particular, a front side laying type, the same transistor array is arranged in advance on the chip front surface, and a circuit is constructed by using some of them.
이 게이트 어레이 방식에 있어서도, 표준 셀 방식과 동일하게 사용되지 않는 트랜지스터는 그대로 남겨져 있었다. 이 때문에, 회로 변경이 생겼을 경우에는 이들 트랜지스터를 사용하여 배선만 변경하는 것으로 대처가 가능하였다. 또한, 게이트 어레이 방식에서는 미리 준비된 마스터 슬라이스를 사용하기 때문에, 공사 기간은 배선 부분만의 설계만으로 끝나서, 짧은 기간으로 개발이 가능하였다.Also in this gate array method, the transistor which is not used in the same manner as the standard cell method was left as it is. For this reason, when a circuit change occurred, it was possible to cope by changing only wiring using these transistors. In addition, since the master array prepared in advance is used in the gate array method, the construction period was completed only by the design of the wiring part, and development was possible in a short period.
그러나, 게이트 어레이 방식에서는 회로를 설계하는데 있어서 미리 준비되어 있는 기본 셀밖에 사용할 수 없기 때문에, 회로 설계의 자유도가 제한된다고 하는 결점이 있었다.However, in the gate array method, since only basic cells prepared beforehand can be used to design a circuit, there is a drawback that the degree of freedom in circuit design is limited.
이상 설명한 바와 같이, 종래의 표준 셀 방식의 집적 회로에 있어서는, 트랜지스터의 추가 배치를 수반하는 회로 변경이 생겼을 경우에는, 확산층이나 폴리 실리콘층을 형성하는 집적 회로를 제조하기 위해서 필요해지는 모든 공정 내에서도 비교적 이전의 공정의 변경이 필요하게 되고, 개발 기간이 길어지게 되는 부적합함을 초래하였다.As described above, in the conventional standard cell integrated circuit, when a circuit change involving additional arrangement of transistors occurs, even in all the processes required to manufacture the integrated circuit forming the diffusion layer or the polysilicon layer, the comparison is relatively performed. Changes to previous processes were required, resulting in inadequacies leading to longer development periods.
한편, 종래의 게이트 어레이 방식의 집적 회로에 있어서는 배선의 변경만으로 설계 변경이 가능해지기 때문에, 회로 변경을 용이하게 행할 수 있다는 이점을 가지고 있는 반면, 사용할 수 있는 기본 셀이 단순하기 때문에, 회로 설계의 자유도가 표준 셀 방식에 비하여 낮아지고, 회로 설계가 어려워진다고 하는 부적합함을 초래하였다.On the other hand, in the conventional gate array integrated circuit, since the design can be changed only by changing the wiring, the circuit can be easily changed. However, since the basic cell that can be used is simple, This resulted in the inadequacy of the degree of freedom lowered compared to the standard cell method and the circuit design became difficult.
그래서, 본 발명은 상기한 문제점을 감안하여 이루어진 것으로서, 그 목적으로 하는 바는 셀의 배치 배선, 회로 변경의 용이화를 도모하고, 개발 기간의 단축화를 달성할 수 있는 표준 셀 방식의 집적 회로를 제공하는데 있다.Accordingly, the present invention has been made in view of the above-described problems, and an object thereof is to provide a standard cell integrated circuit capable of facilitating arrangement and wiring of cells, circuit change, and shortening development period. To provide.
도 1은 본 발명의 일실시 형태에 관계되는 표준 셀 방식의 집적 회로의 구성을 도시하는 도면.BRIEF DESCRIPTION OF THE DRAWINGS The figure which shows the structure of the standard cell system integrated circuit which concerns on one Embodiment of this invention.
도 2는 본 발명의 일실시 형태에 관계되는 표준 셀 방식의 집적 회로의 구성을 도시하는 도면.Fig. 2 is a diagram showing the configuration of a standard cell system integrated circuit according to an embodiment of the present invention.
도 3은 본 발명의 다른 실시 형태에 관한 표준 셀 방식의 집적 회로의 구성을 도시하는 도면.3 is a diagram illustrating a configuration of a standard cell integrated circuit according to another embodiment of the present invention.
도 4는 본 발명의 일실시 형태에 관한 표준 셀 방식의 집적 회로의 구성을 도시하는 도면.4 is a diagram showing a configuration of a standard cell integrated circuit according to an embodiment of the present invention.
도 5는 도 4에 도시된 회로 구성에 대하여 회로 변경을 행한 일실시 형태를 도시하는 도면.FIG. 5 is a diagram illustrating an embodiment in which a circuit is changed with respect to the circuit configuration shown in FIG. 4. FIG.
도 6은 본 발명의 일실시 형태에 관한 표준 셀 방식의 집적 회로의 구성을 도시하는 도면.Fig. 6 is a diagram showing the configuration of a standard cell integrated circuit according to one embodiment of the present invention.
도 7은 종래의 표준 셀 방식의 집적 회로의 구성을 도시하는 도면.Fig. 7 is a diagram showing the configuration of a conventional standard cell integrated circuit.
〈도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>
1: 칩1: chip
2,23,SCl∼SC5,SC11∼SC13: 표준 셀2,23, SCl to SC5, SC1 1 to SC1 3 : standard cell
3,14a,14b,16,24: 빈 영역3,14a, 14b, 16,24: blank area
4,25: 게이트 어레이의 기본 셀4,25: base cell of the gate array
5,6: 논리 게이트5,6: logic gate
7: P웰 영역7: P well area
8: N웰 영역8: N well area
9,11,17: 고전원 배선(VDD)9,11,17: high power wiring (VDD)
l0,12,19: 저전원 배선(VSS)l, 12,19: low power wiring (VSS)
13,15,21,22: 셀행13,15,21,22: cell row
18,20,s1∼s8: 배선18, 20, s1 to s8: wiring
26: 배선 그리드26: wiring grid
상기 목적을 달성하기 위해서, 청구범위 제1항에 기재된 발명은, 반도체 기판상에 표준 셀이 배열된 복수의 표준 셀행의 빈 영역에, 게이트 어레이에서 이용되는 기본 셀을 배치하여 형성한 것을 특징으로 한다.In order to achieve the above object, the invention described in claim 1 is formed by arranging a base cell used in a gate array in an empty area of a plurality of standard cell rows in which standard cells are arranged on a semiconductor substrate. do.
청구범위 제2항에 기재된 발명은, 표준 셀과, 이 표준 셀과 동일한 높이를 갖는 게이트 어레이의 기본 셀을 배치하여 형성한 것을 특징으로 한다.The invention described in claim 2 is characterized by arranging a standard cell and a base cell of a gate array having the same height as the standard cell.
청구범위 제3항에 기재된 발명은, 청구범위 제1항에 기재된 표준 셀 방식의 집적 회로에 있어서, 세로 방향으로 공통의 신호선을 갖는 것을 특징으로 한다.The invention according to claim 3 is characterized by having a common signal line in the vertical direction in the integrated circuit of the standard cell system according to claim 1.
청구범위 제4항에 기재된 발명은, 청구범위 제2항에 기재된 표준 셀 방식의 집적 회로에 있어서, 세로 방향으로 공통의 신호선을 갖는 것을 특징으로 한다.The invention described in claim 4 is characterized in that the integrated circuit of the standard cell system according to claim 2 has a common signal line in the vertical direction.
청구범위 제5항에 기재된 발명은, 청구범위 제1항에 기재된 표준 셀 방식의 집적 회로에 있어서, 가로 방향으로 공통의 전원 단자를 갖는 것을 특징으로 한다.The invention according to claim 5 is characterized by having a common power supply terminal in a horizontal direction in the integrated circuit of the standard cell system according to claim 1.
청구범위 제6항에 기재된 발명은, 청구범위 제2항에 기재된 표준 셀 방식의 집적 회로에 있어서, 가로 방향으로 공통의 전원 단자를 갖는 것을 특징으로 한다.The invention according to claim 6 is characterized by having a common power supply terminal in a horizontal direction in the integrated circuit of the standard cell system according to claim 2.
청구범위 제7항에 기재된 발명은, 청구범위 제1항에 기재된 셀이 복수로 형성되어 ASIC를 형성하는 것을 특징으로 한다.The invention described in claim 7 is characterized in that a plurality of cells according to claim 1 are formed to form an ASIC.
청구범위 제8항에 기재된 발명은, 청구범위 제2항에 기재된 셀이 복수로 형성되어 ASIC를 형성하는 것을 특징으로 한다.The invention described in claim 8 is characterized in that a plurality of cells according to claim 2 are formed to form an ASIC.
청구범위 제9항에 기재된 발명은, 청구범위 제1항에 기재된 표준 셀 방식의 집적 회로에 있어서, 상기 기본 셀을 동일 행에 배열된 표준 셀 사이에 배치하여 형성한 것을 특징으로 한다.The invention according to claim 9 is characterized in that the basic cell integrated circuit according to claim 1 is formed by arranging the basic cells between standard cells arranged in the same row.
청구범위 제10항에 기재된 발명은, 청구범위 제2항에 기재된 표준 셀 방식의 집적 회로에 있어서, 상기 기본 셀을 동일 행에 배열된 표준 셀 사이에 배치하여 형성한 것을 특징으로 한다.The invention according to claim 10 is characterized in that the basic cell integrated circuit according to claim 2 is formed by arranging the basic cells between standard cells arranged in the same row.
청구범위 제11항에 기재된 발명은, 청구범위 제1항에 기재된 표준 셀 방식의 집적 회로에 있어서, 상기 표준 셀의 외형 치수(높이 및 폭)는 상기 게이트 어레이의 기본 게이트의 외형 치수를 기본 단위로 하고 있는 것을 특징으로 한다.In the invention according to claim 11, in the integrated circuit of the standard cell system according to claim 1, the external dimensions (height and width) of the standard cell are based on the external dimensions of the basic gate of the gate array. It is characterized by doing.
청구범위 제12항에 기재된 발명은, 청구범위 제2항에 기재된 표준 셀 방식의 집적 회로에 있어서, 상기 표준 셀의 외형 치수(높이 및 폭)는 상기 게이트 어레이의 기본 게이트의 외형 치수를 기본 단위로 하고 있는 것을 특징으로 한다.In the invention described in claim 12, in the integrated circuit of the standard cell system according to claim 2, the external dimensions (height and width) of the standard cells are based on the external dimensions of the basic gate of the gate array. It is characterized by doing.
청구범위 제13항에 기재된 발명은, 청구범위 제1항에 기재된 표준 셀 방식의 집적 회로에 있어서, 상기 표준 셀과 상기 게이트 어레이의 기본 게이트는 동일한 그리드계에 따라서 배치되어 있는 것을 특징으로 한다.The invention according to claim 13 is characterized in that in the standard cell integrated circuit according to claim 1, the standard cell and the basic gate of the gate array are arranged according to the same grid system.
청구범위 제14항에 기재된 발명은, 청구범위 제2항에 기재된 표준 셀 방식의 집적 회로에 있어서, 상기 표준 셀과 상기 게이트 어레이의 기본 게이트는 동일한 그리드계에 따라서 배치되어 있는 것을 특징으로 한다.The invention according to claim 14 is characterized in that in the standard cell integrated circuit according to claim 2, the standard cell and the basic gate of the gate array are arranged according to the same grid system.
청구범위 제15항에 기재된 발명은, 청구범위 제1항에 기재된 표준 셀 방식의 집적 회로에 있어서, 상기 게이트 어레이의 기본 셀은 반도체 기판상의 표준 셀로 구축된 회로에 클록 신호를 분배하는 중간 버퍼 회로를 구성하기 위해서 사용되는 것을 특징으로 한다.The invention as set forth in claim 15 is the integrated circuit of the standard cell system according to claim 1, wherein the base cell of the gate array is an intermediate buffer circuit for distributing a clock signal to a circuit constructed as a standard cell on a semiconductor substrate. Characterized in that it is used to configure.
청구범위 제16항에 기재된 발명은, 청구범위 제2항에 기재된 표준 셀 방식의 집적 회로에 있어서, 상기 게이트 어레이의 기본 셀은 반도체 기판상의 표준 셀로 구축된 회로에 클록 신호를 분배하는 중간 버퍼 회로를 구성하기 위해서 사용되는 것을 특징으로 한다.The invention according to claim 16 is the integrated circuit of the standard cell system according to claim 2, wherein the basic cell of the gate array is an intermediate buffer circuit for distributing a clock signal to a circuit constructed of standard cells on a semiconductor substrate. Characterized in that it is used to configure.
청구범위 제17항에 기재된 발명은, 청구범위 제1항에 기재된 표준 셀 방식의 집적 회로에 있어서, 상기 게이트 어레이의 기본 셀은 반도체 기판상의 표준 셀로 구축된 회로를 전달하는 신호의 구동 능력 또는 지연 시간을 조정하는 회로를 구성하기 위해서 사용되는 것을 특징으로 한다.The invention as set forth in claim 17 is the integrated circuit of the standard cell type according to claim 1, wherein the base cell of the gate array is a driving capability or delay of a signal for transmitting a circuit constructed as a standard cell on a semiconductor substrate. It is used to construct a circuit for adjusting time.
청구범위 제18항에 기재된 발명은, 청구범위 제2항에 기재된 표준 셀 방식의 집적 회로에 있어서, 상기 게이트 어레이의 기본 셀은 반도체 기판상의 표준 셀로 구축된 회로를 전달하는 신호의 구동 능력 또는 지연 시간을 조정하는 회로를 구성하기 위해서 사용되는 것을 특징으로 한다.The invention as set forth in claim 18 is the integrated circuit of the standard cell system according to claim 2, wherein the basic cell of the gate array is a driving capability or delay of a signal for transmitting a circuit constructed as a standard cell on a semiconductor substrate. It is used to construct a circuit for adjusting time.
이하, 도면을 이용하여 본 발명의 실시의 형태를 설명한다.EMBODIMENT OF THE INVENTION Hereinafter, embodiment of this invention is described using drawing.
도 1은 본 발명의 일실시 형태에 관계되는 표준 셀 방식의 집적 회로의 구성을 도시한 도면이다.1 is a diagram showing a configuration of a standard cell system integrated circuit according to an embodiment of the present invention.
도 1에 있어서, 본 실시 형태의 특징은 칩(1)상에 표준 셀(2)이 배열되어 이루어지는 셀행사이에 존재하는 빈 영역(3) 및 동일 셀행에 있어서 표준 셀(2)과 표준 셀(2)사이의 게이트 어레이에서 사용되는 기본 셀(4)을 배치한 것이다. 이러한 구성에 있어서, 당초의 회로 설계는 표준 셀(2)에 의해 구축되지만, 회로의 수정이나 추가와 같은 회로 변경을 행하는 경우에는 게이트 어레이의 기본 셀(4)로 이루어지는 트랜지스터 어레이를 이용하여 회로의 수정이나 추가 회로를 구성하도록 하고 있다. 또, 회로 설계의 최초 단계에서 기본 셀(4)을 이용하도록 하여도 좋다.In Fig. 1, the feature of the present embodiment is that the blank area 3 existing between the cell rows in which the standard cells 2 are arranged on the chip 1, and the standard cell 2 and the standard cell (in the same cell row). The base cell 4 used in the gate array between 2) is disposed. In this configuration, the original circuit design is constructed by the standard cell 2, but in the case of performing a circuit change such as modifying or adding a circuit, the circuit array is formed by using a transistor array composed of the base cells 4 of the gate array. Modifications or additional circuits are made. In addition, the basic cell 4 may be used in the initial stage of circuit design.
이러한 방법에서는, 미리 배치된 게이트 어레이의 기본 셀(4)을 이용하여 회로 변경을 행하도록 하고 있기 때문에, 여러가지 회로 변경이 배선만 변경하는 것으로 가능해지고, 종래의 표준 셀 방식과 같이 확산층이나 폴리 실리콘층을 형성하는 공정을 변경하지 않고 회로 변경이 가능해진다. 이것에 의해, 표준 셀 방식의 장점인 회로 설계의 자유도를 손상하지 않고, 회로 변경을 용이하고 단기간에 실시할 수 있다. 또한, 표준 셀(2)의 빈 영역(3)에 기본 셀(4)을 배치하도록 하고 있기 때문에, 본래의 표준 셀(2)이 배치되는 장소에 표준 셀(2)대신에 기본 셀(4)을 대체하여 배치하는 수법에 비하여, 표준 셀(2)의 배치나 회로 성능에 영향을 미치지 않고 표준 셀(2)과 기본 셀(4)의 혼재가 가능해진다.In this method, since the circuit change is performed using the basic cells 4 of the gate array arranged in advance, various circuit changes can be made by changing only the wiring, and the diffusion layer and the polysilicon as in the conventional standard cell system. The circuit can be changed without changing the process of forming the layer. As a result, the circuit can be easily changed in a short time without impairing the degree of freedom in circuit design, which is an advantage of the standard cell system. Further, since the base cell 4 is arranged in the empty area 3 of the standard cell 2, the base cell 4 instead of the standard cell 2 at the place where the original standard cell 2 is disposed. Compared with the method of displacing, the mixture of the standard cell 2 and the basic cell 4 can be performed without affecting the arrangement or the circuit performance of the standard cell 2.
또, 빈 영역(3)에 있어서의 표준 셀(2)의 배선은 기본 셀(4)로 사용되는 배선층과는 다른 층의 배선층을 이용하여 형성된다. 또한, 도 1에 도시된 실시 형태에서는 동일 셀행에 있어서 표준 셀(2)과 표준 셀(2)과의 사이에 기본 셀(4)을 배치하고 있지만, 셀행과 셀행의 사이에만 기본 셀(4)을 배치하도록 하여도 좋다.In addition, the wiring of the standard cell 2 in the vacant area 3 is formed using the wiring layer of the layer different from the wiring layer used for the basic cell 4. In addition, in the embodiment shown in FIG. 1, the basic cell 4 is disposed between the standard cell 2 and the standard cell 2 in the same cell row, but the basic cell 4 is disposed only between the cell row and the cell row. May be arranged.
이렇게 하여 배치된 기본 셀(4)은 회로 규정의 변경에 이용될 뿐만 아니라, 예컨대 칩(1)상에 구성된 회로에 클록 신호를 분배하기 위한 중간 버퍼를 구성하기 위해서 사용된다. 회로의 클록 스큐를 억제하기 위해서는 일반적으로 트리 구조의 회로 방식등이 이용되지만, 회로 말단까지의 지연 시간은 트리의 각 가지의 회로 규모나 그것을 구성하는 표준 셀의 배치에 의존한다. 이 때문에, 표준 셀의 배치전에는 지연 시간의 예측이 극히 곤란해지고, 클록 신호를 분배하는 회로 구성은 표준 셀의 배치후에 변경되는 경우가 많아진다. 이러한 경우에, 표준 셀(2)의 빈 영역(3)에 기본 셀(4)을 미리 배치해 두면, 이 기본 셀(4)을 이용하여 중간 버퍼를 구성할 수 있게 된다. 이것에 의해, 표준 셀(2)로 그때까지 구성된 회로 배치를 변경하지 않고, 클록 스큐를 억제하기 위한 중간 버퍼를 용이하게 구성할 수 있다.The basic cells 4 arranged in this way are used not only for changing the circuit specification, but also for configuring an intermediate buffer for distributing clock signals to a circuit configured on the chip 1, for example. In order to suppress the clock skew of the circuit, a tree structure circuit scheme or the like is generally used, but the delay time to the circuit end depends on the circuit size of each branch of the tree or the arrangement of standard cells constituting the circuit. For this reason, it is extremely difficult to estimate the delay time before the arrangement of the standard cells, and the circuit configuration for distributing the clock signal is often changed after the arrangement of the standard cells. In this case, if the base cell 4 is placed in advance in the blank area 3 of the standard cell 2, the intermediate buffer can be constructed using this base cell 4. This makes it possible to easily configure an intermediate buffer for suppressing clock skew without changing the circuit arrangement constituted up to that time in the standard cell 2.
또한, 표준 셀(2)에 의해 회로가 구성된 결과, 구동 능력이 부족하거나 지연 시간이 불충분한 경우에는, 표준 셀(2)과 기본 셀(4)을 조합함으로써, 그때까지 구축한 회로를 변경하거나 새로운 표준 셀을 추가하지 않고, 가장 적합한 구동 능력이나 지연 시간의 회로를 용이하게 구성하는 것도 가능해진다.In addition, when the circuit is constituted by the standard cells 2, when the driving capability is insufficient or the delay time is insufficient, the standard cells 2 and the basic cells 4 are combined to change the circuits built up to that time. It is also possible to easily configure a circuit having the most suitable driving capability or delay time without adding a new standard cell.
도 2는 도 1에 도시된 바와 같은 구성에 있어서, 표준 셀과 기본 셀의 외형 치수(높이 및 폭)에 있어서의 높이 및 전원 단자(전원 배선)의 위치를 동일하게 한 구성을 도시한 도면이다.2 is a diagram showing a configuration in which the height and the position of the power supply terminal (power supply wiring) are identical in the external dimensions (height and width) of the standard cell and the basic cell in the configuration as shown in FIG. 1. .
도 2에 도시된 실시 형태에서는 CMOS를 이용하여 2입력의 NAND(부정 논리곱) 게이트(5)를 구성하는 표준 셀과 CMOS를 이용하여 인버터(6)를 구성하는 게이트 어레이의 기본 셀이 인접하게 배치되고, 각각의 셀의 P웰 영역(7) 및 N웰 영역(8)을 포함시킨 각각의 셀의 인접 부분이 오버랩되어 배치되고 있다.In the embodiment shown in Fig. 2, the standard cell constituting the two-input NAND gate 5 using CMOS and the basic cell of the gate array constituting the inverter 6 using CMOS are adjacent to each other. The adjacent portions of each cell including the P well region 7 and the N well region 8 of each cell are overlapped and disposed.
이러한 구성에 있어서는, 각각의 셀의 외형 치수의 높이(H) 및 고전원 배선(VDD)(9)과 저전원 배선(VSS)(10)의 높이 방향의 위치가 동일하게 설계되어 있기 때문에, 표준 셀 사이에 기본 셀을 용이하게 배치할 수 있고, 또한 양 셀을 인접하게 배치한 것만으로 양 셀의 전원 배선(9,10)이 접속되는 상태가 되기 때문에, 전원 배선의 결선을 용이하게 행할 수 있다. 또한, 전원 배선 이외의 다른 신호 배선의 높이도 동일하게 하도록 하여도 좋고, 이 경우에도 양 셀의 신호 배선을 용이하게 접속할 수 있게 된다.In such a configuration, since the height H of the outline dimension of each cell and the position of the height direction of the high power wiring (VDD) 9 and the low power supply wiring (VSS) 10 are designed the same, it is standard. Since the basic cells can be easily arranged between the cells, and only the two cells are arranged adjacent to each other, the power supply wirings 9 and 10 of both cells are connected, so that the power supply wiring can be easily connected. have. In addition, the heights of the signal wirings other than the power supply wiring may be the same, and in this case, the signal wiring of both cells can be easily connected.
도 3은 본 발명의 다른 실시 형태에 관한 표준 셀 방식의 집적 회로의 구성을 도시한 도면이다.3 is a diagram illustrating a configuration of a standard cell integrated circuit according to another embodiment of the present invention.
도 3에 있어서, 본 실시 형태의 특징은 높이가 동일하고 폭이 다른 4종류의 표준 셀(SC1∼SC4) 및 높이와 고전원 배선(VDD)(11) 및 저전원 배선(VSS)(12)의 위치가 표준 셀(SC1∼SC4)의 그것과 동일하게 설계된 게이트 어레이의 기본 셀(GC)이 혼재되어 배열된 셀행(13) 사이의 빈 영역(14a,14b)내에 기본 셀(GC)의 높이, 즉 셀행(13)의 높이 이상의 폭이 있는 빈 영역(14a)에 기본 셀(GC)을 선택적으로 배열한 것에 있다. 또한, 도 3에 있어서, 전원 배선(11,12)을 제외한 다른 신호 배선은 생략하고 있다. 이러한 실시 형태에 있어서도, 상기 실시 형태와 동일한 효과를 얻을 수 있다.In Fig. 3, the characteristics of this embodiment are four kinds of standard cells SC1 to SC4 having the same height and different widths, the height and the high power wiring (VDD) 11, and the low power supply wiring (VSS) 12. The height of the base cell GC in the empty regions 14a and 14b between the cell rows 13 in which the base cells GC of the gate array are designed so that their positions are the same as those of the standard cells SC1 to SC4. That is, the basic cell GC is selectively arranged in the blank area 14a having a width equal to or greater than the height of the cell row 13. In addition, in FIG. 3, other signal wirings other than the power supply wirings 11 and 12 are omitted. Also in such embodiment, the same effect as the said embodiment can be acquired.
도 4는 본 발명의 일실시 형태에 관한 표준 셀 방식의 집적 회로의 구성을 도시한 도면이다.4 is a diagram showing a configuration of a standard cell integrated circuit according to an embodiment of the present invention.
도 4에 있어서, 본 실시 형태의 특징은 높이가 동일하고 폭이 다른 5종류의 표준 셀(SC1∼SC5)및 높이와 고전원 배선(VDD)(11)과 저전원 배선(VSS)(12)의 위치가 표준 셀(SC1∼SC5)의 그것과 동일하게 설계된 게이트 어레이의 기본 셀(GC)이 혼재되어 배열된 셀행(15)사이의 빈 영역(16)에, 기본 셀(GC)을 배열한 것이다.In Fig. 4, the characteristics of this embodiment are five kinds of standard cells SC1 to SC5 having the same height and different widths, the height and the high power wiring (VDD) 11, and the low power supply wiring (VSS) 12. The base cell GC is arranged in the empty region 16 between the cell rows 15 in which the base cells GC of the gate array designed in the same way as those of the standard cells SC1 to SC5 are mixed. will be.
본 실시 형태에 있어서, 게이트 어레이의 기본 셀의 크기가 작은 경우에는, 표준 셀과 게이트 어레이의 기본 셀과의 크기의 차이는 적어지고, 기본 셀을 표준 셀에 혼재하여 사용하여도 면적의 증가는 적어진다. 이 때문에, 조금 작은 표준 셀은 처음부터 기본 셀 대신에 배치해 두면, 회로 변경이 생겼을 경우에 변경을 위해 사용할 수 있는 기본 셀의 갯수가 많아지며, 변경 작업이 용이해진다. 이것에 의해, 배선층을 형성하는 공정 이후의 공정의 변경만으로 대처할 수 있게 되어, 변경에 소비되는 시간을 단축할 수 있다. 또한, 표준 셀의 교체가 예상되는 지점에는 미리 표준 셀 대신에 기본 셀을 배치하도록 하여도 좋으며, 이 경우에도 변경 작업을 용이하게 행할 수 있다.In the present embodiment, when the size of the base cell of the gate array is small, the difference in size between the standard cell and the base cell of the gate array is small, and even if the base cells are mixed in the standard cells, the area is increased. Less For this reason, if a small standard cell is placed in place of the basic cell from the beginning, the number of basic cells that can be used for a change in case of a circuit change increases, and the change operation becomes easy. This makes it possible to cope only with the change of the process after the step of forming the wiring layer, and the time consumed for the change can be shortened. In addition, the base cell may be arranged in advance instead of the standard cell at the point where the standard cell is expected to be replaced, and in this case, the change operation can be easily performed.
도 5는 도 4에 나타내는 회로 구성에 대하여 빈 영역(16)에 배치된 기본 셀 (GC)을 사용하여, 배선 공정 이후의 공정의 변경에 의해 회로 변경을 행한 일실시 형태를 도시한 도면이다.FIG. 5 is a diagram showing an embodiment in which a circuit is changed by changing the process after the wiring process using the basic cell GC disposed in the empty region 16 with respect to the circuit configuration shown in FIG. 4.
도 5에 도시된 변경은 도 4에서는, 셀행(15b)의 표준 셀(SC11)은 배선(s1)을 통해 표준 셀(SC4)에 접속되고, 표준 셀(SC4)은 배선(s2)을 통해 표준 셀(SC12)에 접속되어 있지만, 표준 셀(SC4) 대신에 빈 영역(16)에 배열된 기본 셀열(GC1)과 표준 셀(SC11)을 배선(s3)을 통해 접속하고, 기본 셀열(GC1)과 표준 셀(SC12)을 배선(s4)을 통해 접속하며, 배선(s1,s2)을 삭제하고 있다. 또한, 빈 영역(16)에 배열된 기본 셀열(GC1)의 고전원 배선(VDD)(17)은 배선(18)을 통해 셀행(15b)의 고전원 배선(11)에 접속되고, 기본 셀열(GC1)의 저전원 배선(VSS)(19)은 배선(20)을 통해 셀행(15a)의 저전원 배선(12)에 접속되어 있다.5 shows that in FIG. 4, the standard cell SC1 1 of the cell row 15b is connected to the standard cell SC4 through the wiring s1, and the standard cell SC4 is connected through the wiring s2. Although connected to the standard cell SC1 2 , the basic cell array GC 1 and the standard cell SC1 1 arranged in the blank area 16 instead of the standard cell SC4 are connected through the wiring s3, and the basic The cell rows GC 1 and the standard cells SC1 2 are connected through the wiring s4, and the wirings s1 and s2 are deleted. In addition, the high power wiring VDD 17 of the basic cell column GC 1 arranged in the empty region 16 is connected to the high power wiring 11 of the cell row 15b via the wiring 18, and the basic cell column The low power supply wiring (VSS) 19 of (GC 1 ) is connected to the low power supply wiring 12 of the cell row 15a via the wiring 20.
또한, 도 5에 도시된 변경은, 도 4에서는, 셀행(15c)의 표준 셀(SC3)은 배선(s5)을 통해 표준 셀(SC13)에 접속되고, 표준 셀(SC13)은 배선(s6)을 통해 표준 셀(SC2)에 접속되어 있지만, 표준 셀(SC13) 대신에 셀행(15b)에 배열된 기본 셀열(GC2)과 표준 셀(SC3)을 배선(s7)을 통해 접속하고, 기본 셀열(G22)과 표준 셀(SC2)을 배선(s8)을 통해 접속하며, 배선(s5,s6)을 삭제하고 있다. 또한, 사용되지 않게 된 표준 셀(SC4,SC13)의 배선층을 삭제하고 있다.Further, FIG. The change shown in Fig. 5, in the Figure 4, the standard cell (SC3) of selhaeng (15c) is connected to the standard cell (SC1 3) through wirings (s5), a standard cell (SC1 3) is a wire ( Although connected to the standard cell SC2 through s6), the base cell string GC 2 and the standard cell SC3 arranged in the cell row 15b are connected via the wiring s7 instead of the standard cell SC1 3 . The basic cell array G2 2 and the standard cell SC2 are connected via the wiring s8, and the wirings s5 and s6 are deleted. In addition, the wiring layers of the standard cells SC4 and SC1 3 which are no longer used are deleted.
이와 같은 본 실시 형태에서도 명백한 바와 같이, 회로의 수정을 배선의 변경만으로 행할 수 있게 되어, 회로 변경이 용이하고 또한 단기간에 실시할 수 있다. 또한, 상기 각각의 실시 형태에 있어서의 표준 셀과 기본 셀을 복수로 사용하여 ASIC를 구성할 수 있다.As is also apparent in this embodiment, the circuit can be corrected only by changing the wiring, so that the circuit can be easily changed in a short time. In addition, the ASIC can be configured by using a plurality of standard cells and basic cells in the above embodiments.
도 6은 본 발명의 일실시 형태에 관한 표준 셀 방식의 집적 회로의 구성을 도시한 도면이다.6 is a diagram showing the configuration of a standard cell integrated circuit according to an embodiment of the present invention.
도 6에 있어서, 본 실시 형태의 특징은 셀행(21,22)에 배치된 표준 셀(23)(굵은선) 및 빈 영역(24)에 배치된 게이트 어레이의 기본 셀(굵은선)(25)의 영역상을 폭이 정해진 배선이 통과하는 배선 그리드(가는선)(26)에 단차가 생기지 않도록 표준 셀(23)과 기본 셀(25)을 배열하도록 한 것에 있다. 즉, 표준 셀(23)과 기본 셀(25)을 동일한 배선 그리드계에 따라서 배치한 것에 있다.In Fig. 6, the feature of the present embodiment is that the standard cell 23 (bold line) arranged in the cell rows 21 and 22 and the base cell (bold line) 25 of the gate array arranged in the blank area 24 are shown. The standard cell 23 and the basic cell 25 are arranged so that a step does not occur in the wiring grid (thin line) 26 through which a predetermined width of the wire passes. In other words, the standard cells 23 and the basic cells 25 are arranged in the same wiring grid system.
이러한 실시 형태에 있어서 셀행간의 배선을 배선 그리드(26)를 따라서 용이하게 행할 수 있다. 또, 표준 셀(23)의 외형 치수(높이 및 폭)를 게이트 어레이의 기본 셀(25)의 외형 치수의 기본 단위로서 설계하도록 하면, 배치 배선상의 제약이 더욱 완화되어 양쪽의 혼재가 극히 용이해진다.In such an embodiment, the wiring between the cell rows can be easily performed along the wiring grid 26. In addition, if the external dimensions (height and width) of the standard cell 23 are designed as the basic unit of the external dimensions of the basic cell 25 of the gate array, the restrictions on the layout wiring are further alleviated, so that both are easily mixed. .
이상 설명한 바와 같이, 본 발명에 의하면, 표준 셀이 배열되어 있지 않은 빈 영역에 게이트 어레이의 기본 셀을 배치하고, 이 기본 셀을 사용하여 회로 변경을 행하도록 하였기 때문에, 표준 셀의 회로 구성에 영향을 미치지 않고 배선의 변경에 의해서만 다양한 회로 변경이 가능해지며, 개발 기간을 단축할 수 있다. 또한, 표준 셀과 기본 셀의 사양을 맞춤으로써, 양쪽의 혼재를 쉽게 하고, 배치 배선상의 제약을 종래에 비하여 대폭적으로 완화할 수 있다.As described above, according to the present invention, since the base cell of the gate array is arranged in an empty area where no standard cell is arranged, and the circuit is changed using this base cell, the circuit configuration of the standard cell is affected. It is possible to change various circuits only by changing the wiring without shortening the circuit, and the development period can be shortened. In addition, by matching the specifications of the standard cell and the basic cell, both of them can be easily mixed, and the restrictions on the layout wiring can be greatly reduced as compared with the prior art.
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