KR19980061553A

KR19980061553A - ABR(Available Bit Rate) 트래픽 제어기

Info

Publication number: KR19980061553A
Application number: KR1019960080924A
Authority: KR
Inventors: 정창석
Original assignee: 이우복; 사단법인 고등기술연구원연구조합
Priority date: 1996-12-31
Filing date: 1996-12-31
Publication date: 1998-10-07

Abstract

본 발명은 ABR(Available Bit Rate) 트래픽 제어기에 관한 것으로, ABR 데이타를 어드레스 스크린을 거쳐 가상 선입선출부에 저장하는 어드레스 제어부와, 상기 어드레스 제어부의 데이타를 저장하는 메모리와, 레지스터의 값을 정해주는 레이트 레지스터와, 상기 레이트 레지스터의 값을 0이 될때까지 다운시키는 다운 카운터와, 상기 다운 카운터의 시간을 지연시키는 지연 타이머와, 상기 다운 카운타와 지연 타이머의 값이 0인지를 판단하는 로직부와, 상기 메모리의 데이타와 로직부의 데이타를 출력하는 출력제어부로 구성되어 ABR 데이타의 대기행렬 및 스케쥴링을 통해 버스의 사용효율을 높이고 선입선출오버플로우에 의한 데이타 손실을 막을 수 있다.

Description

ABR(Available Bit Rate) 트래픽 제어기

제 1도는 ABR 트래픽 제어기를 포함한 버스형 스위치를 나타낸 도면

도 2도는 ABR 트래픽 제어기의 내부 기능을 나타낸 블록도

*도면의 주요부분에 대한 부호의 설명*

1:어드레스 스크린2:메모리

3:출력 제어부4:기입 어드레스 발생기

5:판독 어드레스 발생기

6:어드레스 제어부7:레이트 레지스터

8:다운 카운터9:로직부

10:지연 타이머

본 발명은 ABR(Available Bit Rate) 트래픽 제어기에 관한 것으로, 특히 버스트(Burst) 특성을 갖는 ABR 트래픽을 접속별로 저장, 분배하여, 스위치의 트래픽 성능을 향상시키는 ABR(Available Bit Rate)트래픽 제어기에 관한 것이다.

일반적으로 특정한 라인으로 들어오는 트래픽의 데이타 소스는 1개 이상의 스위칭 요소가 되며 데이타가 CBR(Constant Bit Rate)이나 VBR(Variable Bit Rate) 트래픽 특성을 갖는 데이타라면, 한 출력 라인으로 몰리더라도 스위칭 요소 내부에서 구현 가능한 크기인 선입선출부(First In First Ou't)를 두어 처리가 가능하다. 이때 VBR이나 CBR 데이타의 셀-레이트(Cell-rate)는 콜 셋업(call setup)시 협약이 이루어지므로, 로드-발란싱(load-balancing)에 의해 선입선출부(First In First Out) 오버 플로우(overflow)에 의한 데이타의 손실을 막을 수 있어 필요한 선입선출부의 크기를 예측할 수 있고 크기 또한 작게 할 수가 있다.

하지만 ABR 데이타는 버스트(Burst)하게 들어오기 때문에, 이러한 데이타 처리를 위해선 상당한 크기의 선입선출부를 필요로 하게 되며 외부에 따로 메모리를 두어 스위칭 요소 내부에 있는 ABR 선입선출부를 확장시키는 방법을 사용해야 처리가 가능하다.

여기서, 각 스위칭, 요소 내부에 있는 ABR 선입선출부와 외부에서 확장시킨 ABR 선입선출부는 같은 선입선출부로 생각하며, 이를 가상 선입선출부(Virtual FIFO, VF)라 한다.

상기 가상 선입선출부를 제어하기 위해서는 크기가 큰 모리 뿐만 아니라 메모리 제어기 및 셀 흐름제어를 위한 스케줄러가 있어야 한다. 이와 같은 기능을 수행하는 스위치내 보조시스템이 ATC(ABR Traffic Controller)로서, 각 스위칭 요소의 입력포트를 통해 들어오는 ABR 데이타는 모두 ATC에 저장되고, ATC 내부에 있는 스케줄러가 버스 사용이 없는 시간을 이용하여 각 스위칭 요소에 ABR 데이타를 공급하게 된다.

본 발명은 버스트 특성을 갖는 ABR 트래픽을 접속별로 저장 및 분배하는 보조시스템을 추가하여, 스위치의 전체 트래픽 성능을 향상시키는 것을 목적으로 한다.

본 발명은 상기 목적을 달성하기 위해 ABR 데이타를 어드레스 스크린을 거쳐 가상 선입선출부에 저장하는 어드레스 제어부와, 상기 어드레스 제어부의 데이타를 저장하는 메모리와, 레지스터의 값을 정해주는 레이트 레지스터와, 상기 레이트 레지스터의 값을 0이 될때까지 다운시키는 다운 카운터와, 상기 다운 카운터의 시간을 지연시키는 지연 타이머와, 상기 다운 카운타와 지연 타이머의 값이 0인지를 판단하는 로직부와, 상기 메모리의 데이타와 로직부의 데이타를 출력하는 출력제어부로 구성되어 있는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명을 상세하게 설명하기로 한다.

제 1도는 ABR 트래픽 제어기를 포함한 버스형 스위치를 나타낸 도면으로서, 여러개의 스위칭 요소(Switching Element, SE)들이 버스를 통해 스위칭 구조(Switching fabric)를 이루고 있으며 한 스위칭 요소의 입력포트로 들어온 셀은 버스-조정(Bus-arbitration)에 의해 원하는 스위칭 요소의 출력포트로 나가게 되는 구조를 나타낸 것이다.

제 2도는 ABR 트래픽 제어기의 내부 기능을 나타낸 블록도로서, ATC로 들어오는ABR 데이타를 최종적으로 출력될 스위칭 요소의 어드레스를 포함하며 이 어드레스를 기준으로 각기 다른 가상선입선출부에 저장하는 어드레스 제어부(1), 어드레스 제어부의 데이타를 저장하는 메모리(2), 레지스터의 값을 정해주는 레이트 레지스터(7), 레이트 레지스터의 값을 0이 될때까지 다운시키는 다운 카운터(8), 상기 다운 카운터의 시간을 지연시키는 지연 타이머(10), 상기 다운 카운타와 지연 타이머의 값이 0인지를 판단하는 로직부(9), 메모리의 데이타와 로직부의 데이타를 출력하는 출력제어부(3)로 구성되어 있으며, 상기 어드레스 제어부에는 기입 어드레스 발생기(Write Address Generator, 4)와 판독 어드레스 발생기(Read Address Generator, 5)를 포함하여 데이타가 수신되어 가상 선입선출부에 저장되면 기입 어드레스 발생기가 증가하고 데이타가 가상 선입선출부를 빠져나가면 판독 어드레스 발생기가 증가하게 되며 두 값이 같으면 가상 선입선출부가 비었음을 나타낸다. 다음으로 다운 카운터(8)가 레이트 레지스터(7)에 지정된 값으로부터 0이 될때까지의 시간을 단위로 ABR 데이타가 가상 선입선출부로부터 판독을 종료하게 되며 레이트 레지스터의 값을 통해 ABR 데이타의 전송률을 조정하여 레이트 레지스터의 값이 크면 셀이 가상 선입선출부를 빠져 나가는 시간간격이 커지고, 값이 작으면 그만큼 시간간격이 작아지게 된다. 이때 셀이 버스를 통해 전송되어 최종 스위칭 요소의 ABR 선입선출부에 들어가면, 출력제어부(3)에서는 최종 스위칭 요소 내부의 ABR 선입선출부가 비어 있어 ACK 신호가 수신되면, 판독 어드레스 발생기의 값이 하나 증가하여 다음 시간에 판독 종료될 셀을 준비하고, ABR 선입선출부가 차 있어 셀이 수신되지 않으면 NACK 신호가 수신되어 판독 어드레스 발생기의 값이 유지됨과 동시에 가상 선입선출부내의 셀이 삭제되지 않게 된다. 또한 NACK가 수신되면 딜레이 타이머(10)가 프리셋되고, 다운 카운터(8)의 값이 0이 아니면, 가상 선입선출부로부터의 셀의 판독을 종료하지 않아서 최종 스위칭 요소내 ABR 선입선출부가 비어 있을 수 있는 시간을 주게 된다.

본 발명은 ABR 데이타의 대기 행렬(Queuing) 및 스케줄링을 통해 버스의 사용효율을 높이고 선입선출 오버플로우에 의한 데이타 손실을 막을 수 있다.

Claims

ABR 데이타를 어드레스 스크린을 거쳐 가상 선입선출부에 저장하는 어드레스 제어부와,

상기 어드레스 제어부의 데이타를 저장하는 메모리와,

레지스터의 값을 정해주는 레이트 레지스터와,

상기 레이트 레지스터의 값을 0이 될때까지 다운시키는 다운 카운터와,

상기 다운 카운터의 시간을 지연시키는 지연 타이머와,

상기 다운 카운타와 지연 타이머의 값이 0인지를 판단하는 로직부와,

상기 메모리의 데이타와 로직부의 데이타를 출력하는 출력제어부로 구성되어 있는 것을 특징으로 하는 ABR(Available Bit Rate) 트래픽 제어기.
제 1항에 있어서,

상기 어드레스 제어부는 기입 어드레스 발생기와 판독 어드레스 발생기를 포함하는 것을 특징으로 하는 ABR(Available Bit Rate) 트래픽 제어기.
제 1항에 있어서,

상기 레이트 레지스터의 값이 크면 셀이 가상선입선출부를 통과하는 시간이 오래걸리는 것을 특징으로 하는 ABR(Available Bit Rate) 트래픽 제어기.
제 1항에 있어서,

상기 츨력 제어기에서 ABR 선입선출부가 비어있으면 ACK신호가 수신되어 판독어드레스 발생기의 값이 하나 증가하고 ABR 선입선출부가 차있으면 NACK가 수신되어 지연 타이머가 프리셋 되는 것을 특징으로 하는 ABR(Available Bit Rate) 트래픽 제어기.